Kaizen/external/capstone/arch/Xtensa/XtensaGenCSMappingInsnName.inc

/* Capstone Disassembly Engine, https://www.capstone-engine.org */
/* By Nguyen Anh Quynh <aquynh@gmail.com>, 2013-2022, */
/*    Rot127 <unisono@quyllur.org> 2022-2024 */
/* Automatically generated file by Capstone's LLVM TableGen Disassembler Backend. */

/* LLVM-commit: <commit> */
/* LLVM-tag: <tag> */

/* Do not edit. */

/* Capstone's LLVM TableGen Backends: */
/* https://github.com/capstone-engine/llvm-capstone */

  "invalid", // XTENSA_INS_INVALID
  "abs", // XTENSA_INS_ABS
  "abs_s", // XTENSA_INS_ABS_S
  "add", // XTENSA_INS_ADD
  "addexpm_s", // XTENSA_INS_ADDEXPM_S
  "addexp_s", // XTENSA_INS_ADDEXP_S
  "addi", // XTENSA_INS_ADDI
  "addi_n", // XTENSA_INS_ADDI_N
  "addmi", // XTENSA_INS_ADDMI
  "addx2", // XTENSA_INS_ADDX2
  "addx4", // XTENSA_INS_ADDX4
  "addx8", // XTENSA_INS_ADDX8
  "add_n", // XTENSA_INS_ADD_N
  "add_s", // XTENSA_INS_ADD_S
  "ae_abs16s", // XTENSA_INS_AE_ABS16S
  "ae_abs24s", // XTENSA_INS_AE_ABS24S
  "ae_abs32", // XTENSA_INS_AE_ABS32
  "ae_abs32s", // XTENSA_INS_AE_ABS32S
  "ae_abs64", // XTENSA_INS_AE_ABS64
  "ae_abs64s", // XTENSA_INS_AE_ABS64S
  "ae_add16", // XTENSA_INS_AE_ADD16
  "ae_add16s", // XTENSA_INS_AE_ADD16S
  "ae_add24s", // XTENSA_INS_AE_ADD24S
  "ae_add32", // XTENSA_INS_AE_ADD32
  "ae_add32s", // XTENSA_INS_AE_ADD32S
  "ae_add32_hl_lh", // XTENSA_INS_AE_ADD32_HL_LH
  "ae_add64", // XTENSA_INS_AE_ADD64
  "ae_add64s", // XTENSA_INS_AE_ADD64S
  "ae_addbrba32", // XTENSA_INS_AE_ADDBRBA32
  "ae_addsub32", // XTENSA_INS_AE_ADDSUB32
  "ae_addsub32s", // XTENSA_INS_AE_ADDSUB32S
  "ae_and", // XTENSA_INS_AE_AND
  "ae_cvt32x2f16_10", // XTENSA_INS_AE_CVT32X2F16_10
  "ae_cvt32x2f16_32", // XTENSA_INS_AE_CVT32X2F16_32
  "ae_cvt48a32", // XTENSA_INS_AE_CVT48A32
  "ae_cvt64a32", // XTENSA_INS_AE_CVT64A32
  "ae_cvt64f32_h", // XTENSA_INS_AE_CVT64F32_H
  "ae_cvta32f24s_h", // XTENSA_INS_AE_CVTA32F24S_H
  "ae_cvta32f24s_l", // XTENSA_INS_AE_CVTA32F24S_L
  "ae_cvtq56a32s", // XTENSA_INS_AE_CVTQ56A32S
  "ae_cvtq56p32s_h", // XTENSA_INS_AE_CVTQ56P32S_H
  "ae_cvtq56p32s_l", // XTENSA_INS_AE_CVTQ56P32S_L
  "ae_db", // XTENSA_INS_AE_DB
  "ae_dbi", // XTENSA_INS_AE_DBI
  "ae_dbi_ic", // XTENSA_INS_AE_DBI_IC
  "ae_dbi_ip", // XTENSA_INS_AE_DBI_IP
  "ae_db_ic", // XTENSA_INS_AE_DB_IC
  "ae_db_ip", // XTENSA_INS_AE_DB_IP
  "ae_div64d32_h", // XTENSA_INS_AE_DIV64D32_H
  "ae_div64d32_l", // XTENSA_INS_AE_DIV64D32_L
  "ae_eq16", // XTENSA_INS_AE_EQ16
  "ae_eq32", // XTENSA_INS_AE_EQ32
  "ae_eq64", // XTENSA_INS_AE_EQ64
  "ae_l16m_i", // XTENSA_INS_AE_L16M_I
  "ae_l16m_iu", // XTENSA_INS_AE_L16M_IU
  "ae_l16m_x", // XTENSA_INS_AE_L16M_X
  "ae_l16m_xc", // XTENSA_INS_AE_L16M_XC
  "ae_l16m_xu", // XTENSA_INS_AE_L16M_XU
  "ae_l16x2m_i", // XTENSA_INS_AE_L16X2M_I
  "ae_l16x2m_iu", // XTENSA_INS_AE_L16X2M_IU
  "ae_l16x2m_x", // XTENSA_INS_AE_L16X2M_X
  "ae_l16x2m_xc", // XTENSA_INS_AE_L16X2M_XC
  "ae_l16x2m_xu", // XTENSA_INS_AE_L16X2M_XU
  "ae_l16x4_i", // XTENSA_INS_AE_L16X4_I
  "ae_l16x4_ip", // XTENSA_INS_AE_L16X4_IP
  "ae_l16x4_ric", // XTENSA_INS_AE_L16X4_RIC
  "ae_l16x4_rip", // XTENSA_INS_AE_L16X4_RIP
  "ae_l16x4_x", // XTENSA_INS_AE_L16X4_X
  "ae_l16x4_xc", // XTENSA_INS_AE_L16X4_XC
  "ae_l16x4_xp", // XTENSA_INS_AE_L16X4_XP
  "ae_l16_i", // XTENSA_INS_AE_L16_I
  "ae_l16_ip", // XTENSA_INS_AE_L16_IP
  "ae_l16_x", // XTENSA_INS_AE_L16_X
  "ae_l16_xc", // XTENSA_INS_AE_L16_XC
  "ae_l16_xp", // XTENSA_INS_AE_L16_XP
  "ae_l32f24_i", // XTENSA_INS_AE_L32F24_I
  "ae_l32f24_ip", // XTENSA_INS_AE_L32F24_IP
  "ae_l32f24_x", // XTENSA_INS_AE_L32F24_X
  "ae_l32f24_xc", // XTENSA_INS_AE_L32F24_XC
  "ae_l32f24_xp", // XTENSA_INS_AE_L32F24_XP
  "ae_l32m_i", // XTENSA_INS_AE_L32M_I
  "ae_l32m_iu", // XTENSA_INS_AE_L32M_IU
  "ae_l32m_x", // XTENSA_INS_AE_L32M_X
  "ae_l32m_xc", // XTENSA_INS_AE_L32M_XC
  "ae_l32m_xu", // XTENSA_INS_AE_L32M_XU
  "ae_l32x2f24_i", // XTENSA_INS_AE_L32X2F24_I
  "ae_l32x2f24_ip", // XTENSA_INS_AE_L32X2F24_IP
  "ae_l32x2f24_ric", // XTENSA_INS_AE_L32X2F24_RIC
  "ae_l32x2f24_rip", // XTENSA_INS_AE_L32X2F24_RIP
  "ae_l32x2f24_x", // XTENSA_INS_AE_L32X2F24_X
  "ae_l32x2f24_xc", // XTENSA_INS_AE_L32X2F24_XC
  "ae_l32x2f24_xp", // XTENSA_INS_AE_L32X2F24_XP
  "ae_l32x2_i", // XTENSA_INS_AE_L32X2_I
  "ae_l32x2_ip", // XTENSA_INS_AE_L32X2_IP
  "ae_l32x2_ric", // XTENSA_INS_AE_L32X2_RIC
  "ae_l32x2_rip", // XTENSA_INS_AE_L32X2_RIP
  "ae_l32x2_x", // XTENSA_INS_AE_L32X2_X
  "ae_l32x2_xc", // XTENSA_INS_AE_L32X2_XC
  "ae_l32x2_xp", // XTENSA_INS_AE_L32X2_XP
  "ae_l32_i", // XTENSA_INS_AE_L32_I
  "ae_l32_ip", // XTENSA_INS_AE_L32_IP
  "ae_l32_x", // XTENSA_INS_AE_L32_X
  "ae_l32_xc", // XTENSA_INS_AE_L32_XC
  "ae_l32_xp", // XTENSA_INS_AE_L32_XP
  "ae_l64_i", // XTENSA_INS_AE_L64_I
  "ae_l64_ip", // XTENSA_INS_AE_L64_IP
  "ae_l64_x", // XTENSA_INS_AE_L64_X
  "ae_l64_xc", // XTENSA_INS_AE_L64_XC
  "ae_l64_xp", // XTENSA_INS_AE_L64_XP
  "ae_la16x4neg_pc", // XTENSA_INS_AE_LA16X4NEG_PC
  "ae_la16x4pos_pc", // XTENSA_INS_AE_LA16X4POS_PC
  "ae_la16x4_ic", // XTENSA_INS_AE_LA16X4_IC
  "ae_la16x4_ip", // XTENSA_INS_AE_LA16X4_IP
  "ae_la16x4_ric", // XTENSA_INS_AE_LA16X4_RIC
  "ae_la16x4_rip", // XTENSA_INS_AE_LA16X4_RIP
  "ae_la24neg_pc", // XTENSA_INS_AE_LA24NEG_PC
  "ae_la24pos_pc", // XTENSA_INS_AE_LA24POS_PC
  "ae_la24x2neg_pc", // XTENSA_INS_AE_LA24X2NEG_PC
  "ae_la24x2pos_pc", // XTENSA_INS_AE_LA24X2POS_PC
  "ae_la24x2_ic", // XTENSA_INS_AE_LA24X2_IC
  "ae_la24x2_ip", // XTENSA_INS_AE_LA24X2_IP
  "ae_la24x2_ric", // XTENSA_INS_AE_LA24X2_RIC
  "ae_la24x2_rip", // XTENSA_INS_AE_LA24X2_RIP
  "ae_la24_ic", // XTENSA_INS_AE_LA24_IC
  "ae_la24_ip", // XTENSA_INS_AE_LA24_IP
  "ae_la24_ric", // XTENSA_INS_AE_LA24_RIC
  "ae_la24_rip", // XTENSA_INS_AE_LA24_RIP
  "ae_la32x2f24_ic", // XTENSA_INS_AE_LA32X2F24_IC
  "ae_la32x2f24_ip", // XTENSA_INS_AE_LA32X2F24_IP
  "ae_la32x2f24_ric", // XTENSA_INS_AE_LA32X2F24_RIC
  "ae_la32x2f24_rip", // XTENSA_INS_AE_LA32X2F24_RIP
  "ae_la32x2neg_pc", // XTENSA_INS_AE_LA32X2NEG_PC
  "ae_la32x2pos_pc", // XTENSA_INS_AE_LA32X2POS_PC
  "ae_la32x2_ic", // XTENSA_INS_AE_LA32X2_IC
  "ae_la32x2_ip", // XTENSA_INS_AE_LA32X2_IP
  "ae_la32x2_ric", // XTENSA_INS_AE_LA32X2_RIC
  "ae_la32x2_rip", // XTENSA_INS_AE_LA32X2_RIP
  "ae_la64_pp", // XTENSA_INS_AE_LA64_PP
  "ae_lalign64_i", // XTENSA_INS_AE_LALIGN64_I
  "ae_lb", // XTENSA_INS_AE_LB
  "ae_lbi", // XTENSA_INS_AE_LBI
  "ae_lbk", // XTENSA_INS_AE_LBK
  "ae_lbki", // XTENSA_INS_AE_LBKI
  "ae_lbs", // XTENSA_INS_AE_LBS
  "ae_lbsi", // XTENSA_INS_AE_LBSI
  "ae_le16", // XTENSA_INS_AE_LE16
  "ae_le32", // XTENSA_INS_AE_LE32
  "ae_le64", // XTENSA_INS_AE_LE64
  "ae_lt16", // XTENSA_INS_AE_LT16
  "ae_lt32", // XTENSA_INS_AE_LT32
  "ae_lt64", // XTENSA_INS_AE_LT64
  "ae_max32", // XTENSA_INS_AE_MAX32
  "ae_max64", // XTENSA_INS_AE_MAX64
  "ae_maxabs32s", // XTENSA_INS_AE_MAXABS32S
  "ae_maxabs64s", // XTENSA_INS_AE_MAXABS64S
  "ae_min32", // XTENSA_INS_AE_MIN32
  "ae_min64", // XTENSA_INS_AE_MIN64
  "ae_minabs32s", // XTENSA_INS_AE_MINABS32S
  "ae_minabs64s", // XTENSA_INS_AE_MINABS64S
  "ae_mov", // XTENSA_INS_AE_MOV
  "ae_movad16_0", // XTENSA_INS_AE_MOVAD16_0
  "ae_movad16_1", // XTENSA_INS_AE_MOVAD16_1
  "ae_movad16_2", // XTENSA_INS_AE_MOVAD16_2
  "ae_movad16_3", // XTENSA_INS_AE_MOVAD16_3
  "ae_movad32_h", // XTENSA_INS_AE_MOVAD32_H
  "ae_movad32_l", // XTENSA_INS_AE_MOVAD32_L
  "ae_movalign", // XTENSA_INS_AE_MOVALIGN
  "ae_movda16", // XTENSA_INS_AE_MOVDA16
  "ae_movda16x2", // XTENSA_INS_AE_MOVDA16X2
  "ae_movda32", // XTENSA_INS_AE_MOVDA32
  "ae_movda32x2", // XTENSA_INS_AE_MOVDA32X2
  "ae_movf16x4", // XTENSA_INS_AE_MOVF16X4
  "ae_movf32x2", // XTENSA_INS_AE_MOVF32X2
  "ae_movf64", // XTENSA_INS_AE_MOVF64
  "ae_movi", // XTENSA_INS_AE_MOVI
  "ae_movt16x4", // XTENSA_INS_AE_MOVT16X4
  "ae_movt32x2", // XTENSA_INS_AE_MOVT32X2
  "ae_movt64", // XTENSA_INS_AE_MOVT64
  "ae_mul16x4", // XTENSA_INS_AE_MUL16X4
  "ae_mul32u_ll", // XTENSA_INS_AE_MUL32U_LL
  "ae_mul32x16_h0", // XTENSA_INS_AE_MUL32X16_H0
  "ae_mul32x16_h0_s2", // XTENSA_INS_AE_MUL32X16_H0_S2
  "ae_mul32x16_h1", // XTENSA_INS_AE_MUL32X16_H1
  "ae_mul32x16_h1_s2", // XTENSA_INS_AE_MUL32X16_H1_S2
  "ae_mul32x16_h2", // XTENSA_INS_AE_MUL32X16_H2
  "ae_mul32x16_h2_s2", // XTENSA_INS_AE_MUL32X16_H2_S2
  "ae_mul32x16_h3", // XTENSA_INS_AE_MUL32X16_H3
  "ae_mul32x16_h3_s2", // XTENSA_INS_AE_MUL32X16_H3_S2
  "ae_mul32x16_l0", // XTENSA_INS_AE_MUL32X16_L0
  "ae_mul32x16_l0_s2", // XTENSA_INS_AE_MUL32X16_L0_S2
  "ae_mul32x16_l1", // XTENSA_INS_AE_MUL32X16_L1
  "ae_mul32x16_l1_s2", // XTENSA_INS_AE_MUL32X16_L1_S2
  "ae_mul32x16_l2", // XTENSA_INS_AE_MUL32X16_L2
  "ae_mul32x16_l2_s2", // XTENSA_INS_AE_MUL32X16_L2_S2
  "ae_mul32x16_l3", // XTENSA_INS_AE_MUL32X16_L3
  "ae_mul32x16_l3_s2", // XTENSA_INS_AE_MUL32X16_L3_S2
  "ae_mul32_hh", // XTENSA_INS_AE_MUL32_HH
  "ae_mul32_lh", // XTENSA_INS_AE_MUL32_LH
  "ae_mul32_ll", // XTENSA_INS_AE_MUL32_LL
  "ae_mul32_ll_s2", // XTENSA_INS_AE_MUL32_LL_S2
  "ae_mula16x4", // XTENSA_INS_AE_MULA16X4
  "ae_mula32u_ll", // XTENSA_INS_AE_MULA32U_LL
  "ae_mula32x16_h0", // XTENSA_INS_AE_MULA32X16_H0
  "ae_mula32x16_h0_s2", // XTENSA_INS_AE_MULA32X16_H0_S2
  "ae_mula32x16_h1", // XTENSA_INS_AE_MULA32X16_H1
  "ae_mula32x16_h1_s2", // XTENSA_INS_AE_MULA32X16_H1_S2
  "ae_mula32x16_h2", // XTENSA_INS_AE_MULA32X16_H2
  "ae_mula32x16_h2_s2", // XTENSA_INS_AE_MULA32X16_H2_S2
  "ae_mula32x16_h3", // XTENSA_INS_AE_MULA32X16_H3
  "ae_mula32x16_h3_s2", // XTENSA_INS_AE_MULA32X16_H3_S2
  "ae_mula32x16_l0", // XTENSA_INS_AE_MULA32X16_L0
  "ae_mula32x16_l0_s2", // XTENSA_INS_AE_MULA32X16_L0_S2
  "ae_mula32x16_l1", // XTENSA_INS_AE_MULA32X16_L1
  "ae_mula32x16_l1_s2", // XTENSA_INS_AE_MULA32X16_L1_S2
  "ae_mula32x16_l2", // XTENSA_INS_AE_MULA32X16_L2
  "ae_mula32x16_l2_s2", // XTENSA_INS_AE_MULA32X16_L2_S2
  "ae_mula32x16_l3", // XTENSA_INS_AE_MULA32X16_L3
  "ae_mula32x16_l3_s2", // XTENSA_INS_AE_MULA32X16_L3_S2
  "ae_mula32_hh", // XTENSA_INS_AE_MULA32_HH
  "ae_mula32_lh", // XTENSA_INS_AE_MULA32_LH
  "ae_mula32_ll", // XTENSA_INS_AE_MULA32_LL
  "ae_mula32_ll_s2", // XTENSA_INS_AE_MULA32_LL_S2
  "ae_mulaad24_hh_ll", // XTENSA_INS_AE_MULAAD24_HH_LL
  "ae_mulaad24_hh_ll_s2", // XTENSA_INS_AE_MULAAD24_HH_LL_S2
  "ae_mulaad24_hl_lh", // XTENSA_INS_AE_MULAAD24_HL_LH
  "ae_mulaad24_hl_lh_s2", // XTENSA_INS_AE_MULAAD24_HL_LH_S2
  "ae_mulaad32x16_h0_l1", // XTENSA_INS_AE_MULAAD32X16_H0_L1
  "ae_mulaad32x16_h0_l1_s2", // XTENSA_INS_AE_MULAAD32X16_H0_L1_S2
  "ae_mulaad32x16_h1_l0", // XTENSA_INS_AE_MULAAD32X16_H1_L0
  "ae_mulaad32x16_h1_l0_s2", // XTENSA_INS_AE_MULAAD32X16_H1_L0_S2
  "ae_mulaad32x16_h2_l3", // XTENSA_INS_AE_MULAAD32X16_H2_L3
  "ae_mulaad32x16_h2_l3_s2", // XTENSA_INS_AE_MULAAD32X16_H2_L3_S2
  "ae_mulaad32x16_h3_l2", // XTENSA_INS_AE_MULAAD32X16_H3_L2
  "ae_mulaad32x16_h3_l2_s2", // XTENSA_INS_AE_MULAAD32X16_H3_L2_S2
  "ae_mulaafd16ss_11_00", // XTENSA_INS_AE_MULAAFD16SS_11_00
  "ae_mulaafd16ss_11_00_s2", // XTENSA_INS_AE_MULAAFD16SS_11_00_S2
  "ae_mulaafd16ss_13_02", // XTENSA_INS_AE_MULAAFD16SS_13_02
  "ae_mulaafd16ss_13_02_s2", // XTENSA_INS_AE_MULAAFD16SS_13_02_S2
  "ae_mulaafd16ss_33_22", // XTENSA_INS_AE_MULAAFD16SS_33_22
  "ae_mulaafd16ss_33_22_s2", // XTENSA_INS_AE_MULAAFD16SS_33_22_S2
  "ae_mulaafd24_hh_ll", // XTENSA_INS_AE_MULAAFD24_HH_LL
  "ae_mulaafd24_hh_ll_s2", // XTENSA_INS_AE_MULAAFD24_HH_LL_S2
  "ae_mulaafd24_hl_lh", // XTENSA_INS_AE_MULAAFD24_HL_LH
  "ae_mulaafd24_hl_lh_s2", // XTENSA_INS_AE_MULAAFD24_HL_LH_S2
  "ae_mulaafd32x16_h0_l1", // XTENSA_INS_AE_MULAAFD32X16_H0_L1
  "ae_mulaafd32x16_h0_l1_s2", // XTENSA_INS_AE_MULAAFD32X16_H0_L1_S2
  "ae_mulaafd32x16_h1_l0", // XTENSA_INS_AE_MULAAFD32X16_H1_L0
  "ae_mulaafd32x16_h1_l0_s2", // XTENSA_INS_AE_MULAAFD32X16_H1_L0_S2
  "ae_mulaafd32x16_h2_l3", // XTENSA_INS_AE_MULAAFD32X16_H2_L3
  "ae_mulaafd32x16_h2_l3_s2", // XTENSA_INS_AE_MULAAFD32X16_H2_L3_S2
  "ae_mulaafd32x16_h3_l2", // XTENSA_INS_AE_MULAAFD32X16_H3_L2
  "ae_mulaafd32x16_h3_l2_s2", // XTENSA_INS_AE_MULAAFD32X16_H3_L2_S2
  "ae_mulac24", // XTENSA_INS_AE_MULAC24
  "ae_mulac32x16_h", // XTENSA_INS_AE_MULAC32X16_H
  "ae_mulac32x16_l", // XTENSA_INS_AE_MULAC32X16_L
  "ae_mulaf16ss_00", // XTENSA_INS_AE_MULAF16SS_00
  "ae_mulaf16ss_00_s2", // XTENSA_INS_AE_MULAF16SS_00_S2
  "ae_mulaf16ss_10", // XTENSA_INS_AE_MULAF16SS_10
  "ae_mulaf16ss_11", // XTENSA_INS_AE_MULAF16SS_11
  "ae_mulaf16ss_20", // XTENSA_INS_AE_MULAF16SS_20
  "ae_mulaf16ss_21", // XTENSA_INS_AE_MULAF16SS_21
  "ae_mulaf16ss_22", // XTENSA_INS_AE_MULAF16SS_22
  "ae_mulaf16ss_30", // XTENSA_INS_AE_MULAF16SS_30
  "ae_mulaf16ss_31", // XTENSA_INS_AE_MULAF16SS_31
  "ae_mulaf16ss_32", // XTENSA_INS_AE_MULAF16SS_32
  "ae_mulaf16ss_33", // XTENSA_INS_AE_MULAF16SS_33
  "ae_mulaf16x4ss", // XTENSA_INS_AE_MULAF16X4SS
  "ae_mulaf32r_hh", // XTENSA_INS_AE_MULAF32R_HH
  "ae_mulaf32r_lh", // XTENSA_INS_AE_MULAF32R_LH
  "ae_mulaf32r_ll", // XTENSA_INS_AE_MULAF32R_LL
  "ae_mulaf32r_ll_s2", // XTENSA_INS_AE_MULAF32R_LL_S2
  "ae_mulaf32s_hh", // XTENSA_INS_AE_MULAF32S_HH
  "ae_mulaf32s_lh", // XTENSA_INS_AE_MULAF32S_LH
  "ae_mulaf32s_ll", // XTENSA_INS_AE_MULAF32S_LL
  "ae_mulaf32s_ll_s2", // XTENSA_INS_AE_MULAF32S_LL_S2
  "ae_mulaf32x16_h0", // XTENSA_INS_AE_MULAF32X16_H0
  "ae_mulaf32x16_h0_s2", // XTENSA_INS_AE_MULAF32X16_H0_S2
  "ae_mulaf32x16_h1", // XTENSA_INS_AE_MULAF32X16_H1
  "ae_mulaf32x16_h1_s2", // XTENSA_INS_AE_MULAF32X16_H1_S2
  "ae_mulaf32x16_h2", // XTENSA_INS_AE_MULAF32X16_H2
  "ae_mulaf32x16_h2_s2", // XTENSA_INS_AE_MULAF32X16_H2_S2
  "ae_mulaf32x16_h3", // XTENSA_INS_AE_MULAF32X16_H3
  "ae_mulaf32x16_h3_s2", // XTENSA_INS_AE_MULAF32X16_H3_S2
  "ae_mulaf32x16_l0", // XTENSA_INS_AE_MULAF32X16_L0
  "ae_mulaf32x16_l0_s2", // XTENSA_INS_AE_MULAF32X16_L0_S2
  "ae_mulaf32x16_l1", // XTENSA_INS_AE_MULAF32X16_L1
  "ae_mulaf32x16_l1_s2", // XTENSA_INS_AE_MULAF32X16_L1_S2
  "ae_mulaf32x16_l2", // XTENSA_INS_AE_MULAF32X16_L2
  "ae_mulaf32x16_l2_s2", // XTENSA_INS_AE_MULAF32X16_L2_S2
  "ae_mulaf32x16_l3", // XTENSA_INS_AE_MULAF32X16_L3
  "ae_mulaf32x16_l3_s2", // XTENSA_INS_AE_MULAF32X16_L3_S2
  "ae_mulaf48q32sp16s_l", // XTENSA_INS_AE_MULAF48Q32SP16S_L
  "ae_mulaf48q32sp16s_l_s2", // XTENSA_INS_AE_MULAF48Q32SP16S_L_S2
  "ae_mulaf48q32sp16u_l", // XTENSA_INS_AE_MULAF48Q32SP16U_L
  "ae_mulaf48q32sp16u_l_s2", // XTENSA_INS_AE_MULAF48Q32SP16U_L_S2
  "ae_mulafc24ra", // XTENSA_INS_AE_MULAFC24RA
  "ae_mulafc32x16ras_h", // XTENSA_INS_AE_MULAFC32X16RAS_H
  "ae_mulafc32x16ras_l", // XTENSA_INS_AE_MULAFC32X16RAS_L
  "ae_mulafd24x2_fir_h", // XTENSA_INS_AE_MULAFD24X2_FIR_H
  "ae_mulafd24x2_fir_l", // XTENSA_INS_AE_MULAFD24X2_FIR_L
  "ae_mulafd32x16x2_fir_hh", // XTENSA_INS_AE_MULAFD32X16X2_FIR_HH
  "ae_mulafd32x16x2_fir_hl", // XTENSA_INS_AE_MULAFD32X16X2_FIR_HL
  "ae_mulafd32x16x2_fir_lh", // XTENSA_INS_AE_MULAFD32X16X2_FIR_LH
  "ae_mulafd32x16x2_fir_ll", // XTENSA_INS_AE_MULAFD32X16X2_FIR_LL
  "ae_mulafp24x2r", // XTENSA_INS_AE_MULAFP24X2R
  "ae_mulafp24x2ra", // XTENSA_INS_AE_MULAFP24X2RA
  "ae_mulafp24x2ra_s2", // XTENSA_INS_AE_MULAFP24X2RA_S2
  "ae_mulafp24x2r_s2", // XTENSA_INS_AE_MULAFP24X2R_S2
  "ae_mulafp32x16x2ras_h", // XTENSA_INS_AE_MULAFP32X16X2RAS_H
  "ae_mulafp32x16x2ras_h_s2", // XTENSA_INS_AE_MULAFP32X16X2RAS_H_S2
  "ae_mulafp32x16x2ras_l", // XTENSA_INS_AE_MULAFP32X16X2RAS_L
  "ae_mulafp32x16x2ras_l_s2", // XTENSA_INS_AE_MULAFP32X16X2RAS_L_S2
  "ae_mulafp32x16x2rs_h", // XTENSA_INS_AE_MULAFP32X16X2RS_H
  "ae_mulafp32x16x2rs_h_s2", // XTENSA_INS_AE_MULAFP32X16X2RS_H_S2
  "ae_mulafp32x16x2rs_l", // XTENSA_INS_AE_MULAFP32X16X2RS_L
  "ae_mulafp32x16x2rs_l_s2", // XTENSA_INS_AE_MULAFP32X16X2RS_L_S2
  "ae_mulafp32x2ras", // XTENSA_INS_AE_MULAFP32X2RAS
  "ae_mulafp32x2rs", // XTENSA_INS_AE_MULAFP32X2RS
  "ae_mulafq32sp24s_h_s2", // XTENSA_INS_AE_MULAFQ32SP24S_H_S2
  "ae_mulafq32sp24s_l_s2", // XTENSA_INS_AE_MULAFQ32SP24S_L_S2
  "ae_mulap24x2", // XTENSA_INS_AE_MULAP24X2
  "ae_mulap24x2_s2", // XTENSA_INS_AE_MULAP24X2_S2
  "ae_mulap32x16x2_h", // XTENSA_INS_AE_MULAP32X16X2_H
  "ae_mulap32x16x2_l", // XTENSA_INS_AE_MULAP32X16X2_L
  "ae_mulap32x2", // XTENSA_INS_AE_MULAP32X2
  "ae_mulaq32sp16s_l_s2", // XTENSA_INS_AE_MULAQ32SP16S_L_S2
  "ae_mulaq32sp16u_l_s2", // XTENSA_INS_AE_MULAQ32SP16U_L_S2
  "ae_mularfq32sp24s_h_s2", // XTENSA_INS_AE_MULARFQ32SP24S_H_S2
  "ae_mularfq32sp24s_l_s2", // XTENSA_INS_AE_MULARFQ32SP24S_L_S2
  "ae_mulas32f48p16s_hh", // XTENSA_INS_AE_MULAS32F48P16S_HH
  "ae_mulas32f48p16s_hh_s2", // XTENSA_INS_AE_MULAS32F48P16S_HH_S2
  "ae_mulas32f48p16s_lh", // XTENSA_INS_AE_MULAS32F48P16S_LH
  "ae_mulas32f48p16s_lh_s2", // XTENSA_INS_AE_MULAS32F48P16S_LH_S2
  "ae_mulas32f48p16s_ll", // XTENSA_INS_AE_MULAS32F48P16S_LL
  "ae_mulas32f48p16s_ll_s2", // XTENSA_INS_AE_MULAS32F48P16S_LL_S2
  "ae_mulasd24_hh_ll", // XTENSA_INS_AE_MULASD24_HH_LL
  "ae_mulasd24_hh_ll_s2", // XTENSA_INS_AE_MULASD24_HH_LL_S2
  "ae_mulasd24_hl_lh", // XTENSA_INS_AE_MULASD24_HL_LH
  "ae_mulasd24_hl_lh_s2", // XTENSA_INS_AE_MULASD24_HL_LH_S2
  "ae_mulasd32x16_h1_l0", // XTENSA_INS_AE_MULASD32X16_H1_L0
  "ae_mulasd32x16_h1_l0_s2", // XTENSA_INS_AE_MULASD32X16_H1_L0_S2
  "ae_mulasd32x16_h3_l2", // XTENSA_INS_AE_MULASD32X16_H3_L2
  "ae_mulasd32x16_h3_l2_s2", // XTENSA_INS_AE_MULASD32X16_H3_L2_S2
  "ae_mulasfd24_hh_ll", // XTENSA_INS_AE_MULASFD24_HH_LL
  "ae_mulasfd24_hh_ll_s2", // XTENSA_INS_AE_MULASFD24_HH_LL_S2
  "ae_mulasfd24_hl_lh", // XTENSA_INS_AE_MULASFD24_HL_LH
  "ae_mulasfd24_hl_lh_s2", // XTENSA_INS_AE_MULASFD24_HL_LH_S2
  "ae_mulasfd32x16_h1_l0", // XTENSA_INS_AE_MULASFD32X16_H1_L0
  "ae_mulasfd32x16_h1_l0_s2", // XTENSA_INS_AE_MULASFD32X16_H1_L0_S2
  "ae_mulasfd32x16_h3_l2", // XTENSA_INS_AE_MULASFD32X16_H3_L2
  "ae_mulasfd32x16_h3_l2_s2", // XTENSA_INS_AE_MULASFD32X16_H3_L2_S2
  "ae_mulc24", // XTENSA_INS_AE_MULC24
  "ae_mulc32x16_h", // XTENSA_INS_AE_MULC32X16_H
  "ae_mulc32x16_l", // XTENSA_INS_AE_MULC32X16_L
  "ae_mulf16ss_00", // XTENSA_INS_AE_MULF16SS_00
  "ae_mulf16ss_00_s2", // XTENSA_INS_AE_MULF16SS_00_S2
  "ae_mulf16ss_10", // XTENSA_INS_AE_MULF16SS_10
  "ae_mulf16ss_11", // XTENSA_INS_AE_MULF16SS_11
  "ae_mulf16ss_20", // XTENSA_INS_AE_MULF16SS_20
  "ae_mulf16ss_21", // XTENSA_INS_AE_MULF16SS_21
  "ae_mulf16ss_22", // XTENSA_INS_AE_MULF16SS_22
  "ae_mulf16ss_30", // XTENSA_INS_AE_MULF16SS_30
  "ae_mulf16ss_31", // XTENSA_INS_AE_MULF16SS_31
  "ae_mulf16ss_32", // XTENSA_INS_AE_MULF16SS_32
  "ae_mulf16ss_33", // XTENSA_INS_AE_MULF16SS_33
  "ae_mulf16x4ss", // XTENSA_INS_AE_MULF16X4SS
  "ae_mulf32r_hh", // XTENSA_INS_AE_MULF32R_HH
  "ae_mulf32r_lh", // XTENSA_INS_AE_MULF32R_LH
  "ae_mulf32r_ll", // XTENSA_INS_AE_MULF32R_LL
  "ae_mulf32r_ll_s2", // XTENSA_INS_AE_MULF32R_LL_S2
  "ae_mulf32s_hh", // XTENSA_INS_AE_MULF32S_HH
  "ae_mulf32s_lh", // XTENSA_INS_AE_MULF32S_LH
  "ae_mulf32s_ll", // XTENSA_INS_AE_MULF32S_LL
  "ae_mulf32s_ll_s2", // XTENSA_INS_AE_MULF32S_LL_S2
  "ae_mulf32x16_h0", // XTENSA_INS_AE_MULF32X16_H0
  "ae_mulf32x16_h0_s2", // XTENSA_INS_AE_MULF32X16_H0_S2
  "ae_mulf32x16_h1", // XTENSA_INS_AE_MULF32X16_H1
  "ae_mulf32x16_h1_s2", // XTENSA_INS_AE_MULF32X16_H1_S2
  "ae_mulf32x16_h2", // XTENSA_INS_AE_MULF32X16_H2
  "ae_mulf32x16_h2_s2", // XTENSA_INS_AE_MULF32X16_H2_S2
  "ae_mulf32x16_h3", // XTENSA_INS_AE_MULF32X16_H3
  "ae_mulf32x16_h3_s2", // XTENSA_INS_AE_MULF32X16_H3_S2
  "ae_mulf32x16_l0", // XTENSA_INS_AE_MULF32X16_L0
  "ae_mulf32x16_l0_s2", // XTENSA_INS_AE_MULF32X16_L0_S2
  "ae_mulf32x16_l1", // XTENSA_INS_AE_MULF32X16_L1
  "ae_mulf32x16_l1_s2", // XTENSA_INS_AE_MULF32X16_L1_S2
  "ae_mulf32x16_l2", // XTENSA_INS_AE_MULF32X16_L2
  "ae_mulf32x16_l2_s2", // XTENSA_INS_AE_MULF32X16_L2_S2
  "ae_mulf32x16_l3", // XTENSA_INS_AE_MULF32X16_L3
  "ae_mulf32x16_l3_s2", // XTENSA_INS_AE_MULF32X16_L3_S2
  "ae_mulf48q32sp16s_l", // XTENSA_INS_AE_MULF48Q32SP16S_L
  "ae_mulf48q32sp16s_l_s2", // XTENSA_INS_AE_MULF48Q32SP16S_L_S2
  "ae_mulf48q32sp16u_l", // XTENSA_INS_AE_MULF48Q32SP16U_L
  "ae_mulf48q32sp16u_l_s2", // XTENSA_INS_AE_MULF48Q32SP16U_L_S2
  "ae_mulfc24ra", // XTENSA_INS_AE_MULFC24RA
  "ae_mulfc32x16ras_h", // XTENSA_INS_AE_MULFC32X16RAS_H
  "ae_mulfc32x16ras_l", // XTENSA_INS_AE_MULFC32X16RAS_L
  "ae_mulfd24x2_fir_h", // XTENSA_INS_AE_MULFD24X2_FIR_H
  "ae_mulfd24x2_fir_l", // XTENSA_INS_AE_MULFD24X2_FIR_L
  "ae_mulfd32x16x2_fir_hh", // XTENSA_INS_AE_MULFD32X16X2_FIR_HH
  "ae_mulfd32x16x2_fir_hl", // XTENSA_INS_AE_MULFD32X16X2_FIR_HL
  "ae_mulfd32x16x2_fir_lh", // XTENSA_INS_AE_MULFD32X16X2_FIR_LH
  "ae_mulfd32x16x2_fir_ll", // XTENSA_INS_AE_MULFD32X16X2_FIR_LL
  "ae_mulfp16x4ras", // XTENSA_INS_AE_MULFP16X4RAS
  "ae_mulfp16x4s", // XTENSA_INS_AE_MULFP16X4S
  "ae_mulfp24x2r", // XTENSA_INS_AE_MULFP24X2R
  "ae_mulfp24x2ra", // XTENSA_INS_AE_MULFP24X2RA
  "ae_mulfp24x2ra_s2", // XTENSA_INS_AE_MULFP24X2RA_S2
  "ae_mulfp24x2r_s2", // XTENSA_INS_AE_MULFP24X2R_S2
  "ae_mulfp32x16x2ras_h", // XTENSA_INS_AE_MULFP32X16X2RAS_H
  "ae_mulfp32x16x2ras_h_s2", // XTENSA_INS_AE_MULFP32X16X2RAS_H_S2
  "ae_mulfp32x16x2ras_l", // XTENSA_INS_AE_MULFP32X16X2RAS_L
  "ae_mulfp32x16x2ras_l_s2", // XTENSA_INS_AE_MULFP32X16X2RAS_L_S2
  "ae_mulfp32x16x2rs_h", // XTENSA_INS_AE_MULFP32X16X2RS_H
  "ae_mulfp32x16x2rs_h_s2", // XTENSA_INS_AE_MULFP32X16X2RS_H_S2
  "ae_mulfp32x16x2rs_l", // XTENSA_INS_AE_MULFP32X16X2RS_L
  "ae_mulfp32x16x2rs_l_s2", // XTENSA_INS_AE_MULFP32X16X2RS_L_S2
  "ae_mulfp32x2ras", // XTENSA_INS_AE_MULFP32X2RAS
  "ae_mulfp32x2rs", // XTENSA_INS_AE_MULFP32X2RS
  "ae_mulfq32sp24s_h_s2", // XTENSA_INS_AE_MULFQ32SP24S_H_S2
  "ae_mulfq32sp24s_l_s2", // XTENSA_INS_AE_MULFQ32SP24S_L_S2
  "ae_mulp24x2", // XTENSA_INS_AE_MULP24X2
  "ae_mulp24x2_s2", // XTENSA_INS_AE_MULP24X2_S2
  "ae_mulp32x16x2_h", // XTENSA_INS_AE_MULP32X16X2_H
  "ae_mulp32x16x2_l", // XTENSA_INS_AE_MULP32X16X2_L
  "ae_mulp32x2", // XTENSA_INS_AE_MULP32X2
  "ae_mulq32sp16s_l_s2", // XTENSA_INS_AE_MULQ32SP16S_L_S2
  "ae_mulq32sp16u_l_s2", // XTENSA_INS_AE_MULQ32SP16U_L_S2
  "ae_mulrfq32sp24s_h_s2", // XTENSA_INS_AE_MULRFQ32SP24S_H_S2
  "ae_mulrfq32sp24s_l_s2", // XTENSA_INS_AE_MULRFQ32SP24S_L_S2
  "ae_muls16x4", // XTENSA_INS_AE_MULS16X4
  "ae_muls32f48p16s_hh", // XTENSA_INS_AE_MULS32F48P16S_HH
  "ae_muls32f48p16s_hh_s2", // XTENSA_INS_AE_MULS32F48P16S_HH_S2
  "ae_muls32f48p16s_lh", // XTENSA_INS_AE_MULS32F48P16S_LH
  "ae_muls32f48p16s_lh_s2", // XTENSA_INS_AE_MULS32F48P16S_LH_S2
  "ae_muls32f48p16s_ll", // XTENSA_INS_AE_MULS32F48P16S_LL
  "ae_muls32f48p16s_ll_s2", // XTENSA_INS_AE_MULS32F48P16S_LL_S2
  "ae_muls32u_ll", // XTENSA_INS_AE_MULS32U_LL
  "ae_muls32x16_h0", // XTENSA_INS_AE_MULS32X16_H0
  "ae_muls32x16_h0_s2", // XTENSA_INS_AE_MULS32X16_H0_S2
  "ae_muls32x16_h1", // XTENSA_INS_AE_MULS32X16_H1
  "ae_muls32x16_h1_s2", // XTENSA_INS_AE_MULS32X16_H1_S2
  "ae_muls32x16_h2", // XTENSA_INS_AE_MULS32X16_H2
  "ae_muls32x16_h2_s2", // XTENSA_INS_AE_MULS32X16_H2_S2
  "ae_muls32x16_h3", // XTENSA_INS_AE_MULS32X16_H3
  "ae_muls32x16_h3_s2", // XTENSA_INS_AE_MULS32X16_H3_S2
  "ae_muls32x16_l0", // XTENSA_INS_AE_MULS32X16_L0
  "ae_muls32x16_l0_s2", // XTENSA_INS_AE_MULS32X16_L0_S2
  "ae_muls32x16_l1", // XTENSA_INS_AE_MULS32X16_L1
  "ae_muls32x16_l1_s2", // XTENSA_INS_AE_MULS32X16_L1_S2
  "ae_muls32x16_l2", // XTENSA_INS_AE_MULS32X16_L2
  "ae_muls32x16_l2_s2", // XTENSA_INS_AE_MULS32X16_L2_S2
  "ae_muls32x16_l3", // XTENSA_INS_AE_MULS32X16_L3
  "ae_muls32x16_l3_s2", // XTENSA_INS_AE_MULS32X16_L3_S2
  "ae_muls32_hh", // XTENSA_INS_AE_MULS32_HH
  "ae_muls32_lh", // XTENSA_INS_AE_MULS32_LH
  "ae_muls32_ll", // XTENSA_INS_AE_MULS32_LL
  "ae_mulsad24_hh_ll", // XTENSA_INS_AE_MULSAD24_HH_LL
  "ae_mulsad24_hh_ll_s2", // XTENSA_INS_AE_MULSAD24_HH_LL_S2
  "ae_mulsad32x16_h1_l0", // XTENSA_INS_AE_MULSAD32X16_H1_L0
  "ae_mulsad32x16_h1_l0_s2", // XTENSA_INS_AE_MULSAD32X16_H1_L0_S2
  "ae_mulsad32x16_h3_l2", // XTENSA_INS_AE_MULSAD32X16_H3_L2
  "ae_mulsad32x16_h3_l2_s2", // XTENSA_INS_AE_MULSAD32X16_H3_L2_S2
  "ae_mulsafd24_hh_ll", // XTENSA_INS_AE_MULSAFD24_HH_LL
  "ae_mulsafd24_hh_ll_s2", // XTENSA_INS_AE_MULSAFD24_HH_LL_S2
  "ae_mulsafd32x16_h1_l0", // XTENSA_INS_AE_MULSAFD32X16_H1_L0
  "ae_mulsafd32x16_h1_l0_s2", // XTENSA_INS_AE_MULSAFD32X16_H1_L0_S2
  "ae_mulsafd32x16_h3_l2", // XTENSA_INS_AE_MULSAFD32X16_H3_L2
  "ae_mulsafd32x16_h3_l2_s2", // XTENSA_INS_AE_MULSAFD32X16_H3_L2_S2
  "ae_mulsf16ss_00", // XTENSA_INS_AE_MULSF16SS_00
  "ae_mulsf16ss_00_s2", // XTENSA_INS_AE_MULSF16SS_00_S2
  "ae_mulsf16ss_10", // XTENSA_INS_AE_MULSF16SS_10
  "ae_mulsf16ss_11", // XTENSA_INS_AE_MULSF16SS_11
  "ae_mulsf16ss_20", // XTENSA_INS_AE_MULSF16SS_20
  "ae_mulsf16ss_21", // XTENSA_INS_AE_MULSF16SS_21
  "ae_mulsf16ss_22", // XTENSA_INS_AE_MULSF16SS_22
  "ae_mulsf16ss_30", // XTENSA_INS_AE_MULSF16SS_30
  "ae_mulsf16ss_31", // XTENSA_INS_AE_MULSF16SS_31
  "ae_mulsf16ss_32", // XTENSA_INS_AE_MULSF16SS_32
  "ae_mulsf16ss_33", // XTENSA_INS_AE_MULSF16SS_33
  "ae_mulsf16x4ss", // XTENSA_INS_AE_MULSF16X4SS
  "ae_mulsf32r_hh", // XTENSA_INS_AE_MULSF32R_HH
  "ae_mulsf32r_lh", // XTENSA_INS_AE_MULSF32R_LH
  "ae_mulsf32r_ll", // XTENSA_INS_AE_MULSF32R_LL
  "ae_mulsf32r_ll_s2", // XTENSA_INS_AE_MULSF32R_LL_S2
  "ae_mulsf32s_hh", // XTENSA_INS_AE_MULSF32S_HH
  "ae_mulsf32s_lh", // XTENSA_INS_AE_MULSF32S_LH
  "ae_mulsf32s_ll", // XTENSA_INS_AE_MULSF32S_LL
  "ae_mulsf32x16_h0", // XTENSA_INS_AE_MULSF32X16_H0
  "ae_mulsf32x16_h0_s2", // XTENSA_INS_AE_MULSF32X16_H0_S2
  "ae_mulsf32x16_h1", // XTENSA_INS_AE_MULSF32X16_H1
  "ae_mulsf32x16_h1_s2", // XTENSA_INS_AE_MULSF32X16_H1_S2
  "ae_mulsf32x16_h2", // XTENSA_INS_AE_MULSF32X16_H2
  "ae_mulsf32x16_h2_s2", // XTENSA_INS_AE_MULSF32X16_H2_S2
  "ae_mulsf32x16_h3", // XTENSA_INS_AE_MULSF32X16_H3
  "ae_mulsf32x16_h3_s2", // XTENSA_INS_AE_MULSF32X16_H3_S2
  "ae_mulsf32x16_l0", // XTENSA_INS_AE_MULSF32X16_L0
  "ae_mulsf32x16_l0_s2", // XTENSA_INS_AE_MULSF32X16_L0_S2
  "ae_mulsf32x16_l1", // XTENSA_INS_AE_MULSF32X16_L1
  "ae_mulsf32x16_l1_s2", // XTENSA_INS_AE_MULSF32X16_L1_S2
  "ae_mulsf32x16_l2", // XTENSA_INS_AE_MULSF32X16_L2
  "ae_mulsf32x16_l2_s2", // XTENSA_INS_AE_MULSF32X16_L2_S2
  "ae_mulsf32x16_l3", // XTENSA_INS_AE_MULSF32X16_L3
  "ae_mulsf32x16_l3_s2", // XTENSA_INS_AE_MULSF32X16_L3_S2
  "ae_mulsf48q32sp16s_l", // XTENSA_INS_AE_MULSF48Q32SP16S_L
  "ae_mulsf48q32sp16s_l_s2", // XTENSA_INS_AE_MULSF48Q32SP16S_L_S2
  "ae_mulsf48q32sp16u_l", // XTENSA_INS_AE_MULSF48Q32SP16U_L
  "ae_mulsf48q32sp16u_l_s2", // XTENSA_INS_AE_MULSF48Q32SP16U_L_S2
  "ae_mulsfp24x2r", // XTENSA_INS_AE_MULSFP24X2R
  "ae_mulsfp24x2ra", // XTENSA_INS_AE_MULSFP24X2RA
  "ae_mulsfp24x2ra_s2", // XTENSA_INS_AE_MULSFP24X2RA_S2
  "ae_mulsfp24x2r_s2", // XTENSA_INS_AE_MULSFP24X2R_S2
  "ae_mulsfp32x16x2ras_h", // XTENSA_INS_AE_MULSFP32X16X2RAS_H
  "ae_mulsfp32x16x2ras_h_s2", // XTENSA_INS_AE_MULSFP32X16X2RAS_H_S2
  "ae_mulsfp32x16x2ras_l", // XTENSA_INS_AE_MULSFP32X16X2RAS_L
  "ae_mulsfp32x16x2ras_l_s2", // XTENSA_INS_AE_MULSFP32X16X2RAS_L_S2
  "ae_mulsfp32x16x2rs_h", // XTENSA_INS_AE_MULSFP32X16X2RS_H
  "ae_mulsfp32x16x2rs_h_s2", // XTENSA_INS_AE_MULSFP32X16X2RS_H_S2
  "ae_mulsfp32x16x2rs_l", // XTENSA_INS_AE_MULSFP32X16X2RS_L
  "ae_mulsfp32x16x2rs_l_s2", // XTENSA_INS_AE_MULSFP32X16X2RS_L_S2
  "ae_mulsfp32x2ras", // XTENSA_INS_AE_MULSFP32X2RAS
  "ae_mulsfp32x2rs", // XTENSA_INS_AE_MULSFP32X2RS
  "ae_mulsfq32sp24s_h_s2", // XTENSA_INS_AE_MULSFQ32SP24S_H_S2
  "ae_mulsfq32sp24s_l_s2", // XTENSA_INS_AE_MULSFQ32SP24S_L_S2
  "ae_mulsp24x2", // XTENSA_INS_AE_MULSP24X2
  "ae_mulsp24x2_s2", // XTENSA_INS_AE_MULSP24X2_S2
  "ae_mulsp32x16x2_h", // XTENSA_INS_AE_MULSP32X16X2_H
  "ae_mulsp32x16x2_l", // XTENSA_INS_AE_MULSP32X16X2_L
  "ae_mulsp32x2", // XTENSA_INS_AE_MULSP32X2
  "ae_mulsq32sp16s_l_s2", // XTENSA_INS_AE_MULSQ32SP16S_L_S2
  "ae_mulsq32sp16u_l_s2", // XTENSA_INS_AE_MULSQ32SP16U_L_S2
  "ae_mulsrfq32sp24s_h_s2", // XTENSA_INS_AE_MULSRFQ32SP24S_H_S2
  "ae_mulsrfq32sp24s_l_s2", // XTENSA_INS_AE_MULSRFQ32SP24S_L_S2
  "ae_mulss32f48p16s_hh", // XTENSA_INS_AE_MULSS32F48P16S_HH
  "ae_mulss32f48p16s_hh_s2", // XTENSA_INS_AE_MULSS32F48P16S_HH_S2
  "ae_mulss32f48p16s_lh", // XTENSA_INS_AE_MULSS32F48P16S_LH
  "ae_mulss32f48p16s_lh_s2", // XTENSA_INS_AE_MULSS32F48P16S_LH_S2
  "ae_mulss32f48p16s_ll", // XTENSA_INS_AE_MULSS32F48P16S_LL
  "ae_mulss32f48p16s_ll_s2", // XTENSA_INS_AE_MULSS32F48P16S_LL_S2
  "ae_mulssd24_hh_ll", // XTENSA_INS_AE_MULSSD24_HH_LL
  "ae_mulssd24_hh_ll_s2", // XTENSA_INS_AE_MULSSD24_HH_LL_S2
  "ae_mulssd24_hl_lh", // XTENSA_INS_AE_MULSSD24_HL_LH
  "ae_mulssd24_hl_lh_s2", // XTENSA_INS_AE_MULSSD24_HL_LH_S2
  "ae_mulssd32x16_h1_l0", // XTENSA_INS_AE_MULSSD32X16_H1_L0
  "ae_mulssd32x16_h1_l0_s2", // XTENSA_INS_AE_MULSSD32X16_H1_L0_S2
  "ae_mulssd32x16_h3_l2", // XTENSA_INS_AE_MULSSD32X16_H3_L2
  "ae_mulssd32x16_h3_l2_s2", // XTENSA_INS_AE_MULSSD32X16_H3_L2_S2
  "ae_mulssfd16ss_11_00", // XTENSA_INS_AE_MULSSFD16SS_11_00
  "ae_mulssfd16ss_11_00_s2", // XTENSA_INS_AE_MULSSFD16SS_11_00_S2
  "ae_mulssfd16ss_13_02", // XTENSA_INS_AE_MULSSFD16SS_13_02
  "ae_mulssfd16ss_13_02_s2", // XTENSA_INS_AE_MULSSFD16SS_13_02_S2
  "ae_mulssfd16ss_33_22", // XTENSA_INS_AE_MULSSFD16SS_33_22
  "ae_mulssfd16ss_33_22_s2", // XTENSA_INS_AE_MULSSFD16SS_33_22_S2
  "ae_mulssfd24_hh_ll", // XTENSA_INS_AE_MULSSFD24_HH_LL
  "ae_mulssfd24_hh_ll_s2", // XTENSA_INS_AE_MULSSFD24_HH_LL_S2
  "ae_mulssfd24_hl_lh", // XTENSA_INS_AE_MULSSFD24_HL_LH
  "ae_mulssfd24_hl_lh_s2", // XTENSA_INS_AE_MULSSFD24_HL_LH_S2
  "ae_mulssfd32x16_h1_l0", // XTENSA_INS_AE_MULSSFD32X16_H1_L0
  "ae_mulssfd32x16_h1_l0_s2", // XTENSA_INS_AE_MULSSFD32X16_H1_L0_S2
  "ae_mulssfd32x16_h3_l2", // XTENSA_INS_AE_MULSSFD32X16_H3_L2
  "ae_mulssfd32x16_h3_l2_s2", // XTENSA_INS_AE_MULSSFD32X16_H3_L2_S2
  "ae_mulzaad24_hh_ll", // XTENSA_INS_AE_MULZAAD24_HH_LL
  "ae_mulzaad24_hh_ll_s2", // XTENSA_INS_AE_MULZAAD24_HH_LL_S2
  "ae_mulzaad24_hl_lh", // XTENSA_INS_AE_MULZAAD24_HL_LH
  "ae_mulzaad24_hl_lh_s2", // XTENSA_INS_AE_MULZAAD24_HL_LH_S2
  "ae_mulzaad32x16_h0_l1", // XTENSA_INS_AE_MULZAAD32X16_H0_L1
  "ae_mulzaad32x16_h0_l1_s2", // XTENSA_INS_AE_MULZAAD32X16_H0_L1_S2
  "ae_mulzaad32x16_h1_l0", // XTENSA_INS_AE_MULZAAD32X16_H1_L0
  "ae_mulzaad32x16_h1_l0_s2", // XTENSA_INS_AE_MULZAAD32X16_H1_L0_S2
  "ae_mulzaad32x16_h2_l3", // XTENSA_INS_AE_MULZAAD32X16_H2_L3
  "ae_mulzaad32x16_h2_l3_s2", // XTENSA_INS_AE_MULZAAD32X16_H2_L3_S2
  "ae_mulzaad32x16_h3_l2", // XTENSA_INS_AE_MULZAAD32X16_H3_L2
  "ae_mulzaad32x16_h3_l2_s2", // XTENSA_INS_AE_MULZAAD32X16_H3_L2_S2
  "ae_mulzaafd16ss_11_00", // XTENSA_INS_AE_MULZAAFD16SS_11_00
  "ae_mulzaafd16ss_11_00_s2", // XTENSA_INS_AE_MULZAAFD16SS_11_00_S2
  "ae_mulzaafd16ss_13_02", // XTENSA_INS_AE_MULZAAFD16SS_13_02
  "ae_mulzaafd16ss_13_02_s2", // XTENSA_INS_AE_MULZAAFD16SS_13_02_S2
  "ae_mulzaafd16ss_33_22", // XTENSA_INS_AE_MULZAAFD16SS_33_22
  "ae_mulzaafd16ss_33_22_s2", // XTENSA_INS_AE_MULZAAFD16SS_33_22_S2
  "ae_mulzaafd24_hh_ll", // XTENSA_INS_AE_MULZAAFD24_HH_LL
  "ae_mulzaafd24_hh_ll_s2", // XTENSA_INS_AE_MULZAAFD24_HH_LL_S2
  "ae_mulzaafd24_hl_lh", // XTENSA_INS_AE_MULZAAFD24_HL_LH
  "ae_mulzaafd24_hl_lh_s2", // XTENSA_INS_AE_MULZAAFD24_HL_LH_S2
  "ae_mulzaafd32x16_h0_l1", // XTENSA_INS_AE_MULZAAFD32X16_H0_L1
  "ae_mulzaafd32x16_h0_l1_s2", // XTENSA_INS_AE_MULZAAFD32X16_H0_L1_S2
  "ae_mulzaafd32x16_h1_l0", // XTENSA_INS_AE_MULZAAFD32X16_H1_L0
  "ae_mulzaafd32x16_h1_l0_s2", // XTENSA_INS_AE_MULZAAFD32X16_H1_L0_S2
  "ae_mulzaafd32x16_h2_l3", // XTENSA_INS_AE_MULZAAFD32X16_H2_L3
  "ae_mulzaafd32x16_h2_l3_s2", // XTENSA_INS_AE_MULZAAFD32X16_H2_L3_S2
  "ae_mulzaafd32x16_h3_l2", // XTENSA_INS_AE_MULZAAFD32X16_H3_L2
  "ae_mulzaafd32x16_h3_l2_s2", // XTENSA_INS_AE_MULZAAFD32X16_H3_L2_S2
  "ae_mulzasd24_hh_ll", // XTENSA_INS_AE_MULZASD24_HH_LL
  "ae_mulzasd24_hh_ll_s2", // XTENSA_INS_AE_MULZASD24_HH_LL_S2
  "ae_mulzasd24_hl_lh", // XTENSA_INS_AE_MULZASD24_HL_LH
  "ae_mulzasd24_hl_lh_s2", // XTENSA_INS_AE_MULZASD24_HL_LH_S2
  "ae_mulzasd32x16_h1_l0", // XTENSA_INS_AE_MULZASD32X16_H1_L0
  "ae_mulzasd32x16_h1_l0_s2", // XTENSA_INS_AE_MULZASD32X16_H1_L0_S2
  "ae_mulzasd32x16_h3_l2", // XTENSA_INS_AE_MULZASD32X16_H3_L2
  "ae_mulzasd32x16_h3_l2_s2", // XTENSA_INS_AE_MULZASD32X16_H3_L2_S2
  "ae_mulzasfd24_hh_ll", // XTENSA_INS_AE_MULZASFD24_HH_LL
  "ae_mulzasfd24_hh_ll_s2", // XTENSA_INS_AE_MULZASFD24_HH_LL_S2
  "ae_mulzasfd24_hl_lh", // XTENSA_INS_AE_MULZASFD24_HL_LH
  "ae_mulzasfd24_hl_lh_s2", // XTENSA_INS_AE_MULZASFD24_HL_LH_S2
  "ae_mulzasfd32x16_h1_l0", // XTENSA_INS_AE_MULZASFD32X16_H1_L0
  "ae_mulzasfd32x16_h1_l0_s2", // XTENSA_INS_AE_MULZASFD32X16_H1_L0_S2
  "ae_mulzasfd32x16_h3_l2", // XTENSA_INS_AE_MULZASFD32X16_H3_L2
  "ae_mulzasfd32x16_h3_l2_s2", // XTENSA_INS_AE_MULZASFD32X16_H3_L2_S2
  "ae_mulzsad24_hh_ll", // XTENSA_INS_AE_MULZSAD24_HH_LL
  "ae_mulzsad24_hh_ll_s2", // XTENSA_INS_AE_MULZSAD24_HH_LL_S2
  "ae_mulzsad32x16_h1_l0", // XTENSA_INS_AE_MULZSAD32X16_H1_L0
  "ae_mulzsad32x16_h1_l0_s2", // XTENSA_INS_AE_MULZSAD32X16_H1_L0_S2
  "ae_mulzsad32x16_h3_l2", // XTENSA_INS_AE_MULZSAD32X16_H3_L2
  "ae_mulzsad32x16_h3_l2_s2", // XTENSA_INS_AE_MULZSAD32X16_H3_L2_S2
  "ae_mulzsafd24_hh_ll", // XTENSA_INS_AE_MULZSAFD24_HH_LL
  "ae_mulzsafd24_hh_ll_s2", // XTENSA_INS_AE_MULZSAFD24_HH_LL_S2
  "ae_mulzsafd32x16_h1_l0", // XTENSA_INS_AE_MULZSAFD32X16_H1_L0
  "ae_mulzsafd32x16_h1_l0_s2", // XTENSA_INS_AE_MULZSAFD32X16_H1_L0_S2
  "ae_mulzsafd32x16_h3_l2", // XTENSA_INS_AE_MULZSAFD32X16_H3_L2
  "ae_mulzsafd32x16_h3_l2_s2", // XTENSA_INS_AE_MULZSAFD32X16_H3_L2_S2
  "ae_mulzssd24_hh_ll", // XTENSA_INS_AE_MULZSSD24_HH_LL
  "ae_mulzssd24_hh_ll_s2", // XTENSA_INS_AE_MULZSSD24_HH_LL_S2
  "ae_mulzssd24_hl_lh", // XTENSA_INS_AE_MULZSSD24_HL_LH
  "ae_mulzssd24_hl_lh_s2", // XTENSA_INS_AE_MULZSSD24_HL_LH_S2
  "ae_mulzssd32x16_h1_l0", // XTENSA_INS_AE_MULZSSD32X16_H1_L0
  "ae_mulzssd32x16_h1_l0_s2", // XTENSA_INS_AE_MULZSSD32X16_H1_L0_S2
  "ae_mulzssd32x16_h3_l2", // XTENSA_INS_AE_MULZSSD32X16_H3_L2
  "ae_mulzssd32x16_h3_l2_s2", // XTENSA_INS_AE_MULZSSD32X16_H3_L2_S2
  "ae_mulzssfd16ss_11_00", // XTENSA_INS_AE_MULZSSFD16SS_11_00
  "ae_mulzssfd16ss_11_00_s2", // XTENSA_INS_AE_MULZSSFD16SS_11_00_S2
  "ae_mulzssfd16ss_13_02", // XTENSA_INS_AE_MULZSSFD16SS_13_02
  "ae_mulzssfd16ss_13_02_s2", // XTENSA_INS_AE_MULZSSFD16SS_13_02_S2
  "ae_mulzssfd16ss_33_22", // XTENSA_INS_AE_MULZSSFD16SS_33_22
  "ae_mulzssfd16ss_33_22_s2", // XTENSA_INS_AE_MULZSSFD16SS_33_22_S2
  "ae_mulzssfd24_hh_ll", // XTENSA_INS_AE_MULZSSFD24_HH_LL
  "ae_mulzssfd24_hh_ll_s2", // XTENSA_INS_AE_MULZSSFD24_HH_LL_S2
  "ae_mulzssfd24_hl_lh", // XTENSA_INS_AE_MULZSSFD24_HL_LH
  "ae_mulzssfd24_hl_lh_s2", // XTENSA_INS_AE_MULZSSFD24_HL_LH_S2
  "ae_mulzssfd32x16_h1_l0", // XTENSA_INS_AE_MULZSSFD32X16_H1_L0
  "ae_mulzssfd32x16_h1_l0_s2", // XTENSA_INS_AE_MULZSSFD32X16_H1_L0_S2
  "ae_mulzssfd32x16_h3_l2", // XTENSA_INS_AE_MULZSSFD32X16_H3_L2
  "ae_mulzssfd32x16_h3_l2_s2", // XTENSA_INS_AE_MULZSSFD32X16_H3_L2_S2
  "ae_nand", // XTENSA_INS_AE_NAND
  "ae_neg16s", // XTENSA_INS_AE_NEG16S
  "ae_neg24s", // XTENSA_INS_AE_NEG24S
  "ae_neg32", // XTENSA_INS_AE_NEG32
  "ae_neg32s", // XTENSA_INS_AE_NEG32S
  "ae_neg64", // XTENSA_INS_AE_NEG64
  "ae_neg64s", // XTENSA_INS_AE_NEG64S
  "ae_nsa64", // XTENSA_INS_AE_NSA64
  "ae_nsaz16_0", // XTENSA_INS_AE_NSAZ16_0
  "ae_nsaz32_l", // XTENSA_INS_AE_NSAZ32_L
  "ae_or", // XTENSA_INS_AE_OR
  "ae_pksr24", // XTENSA_INS_AE_PKSR24
  "ae_pksr32", // XTENSA_INS_AE_PKSR32
  "ae_round16x4f32sasym", // XTENSA_INS_AE_ROUND16X4F32SASYM
  "ae_round16x4f32ssym", // XTENSA_INS_AE_ROUND16X4F32SSYM
  "ae_round24x2f48sasym", // XTENSA_INS_AE_ROUND24X2F48SASYM
  "ae_round24x2f48ssym", // XTENSA_INS_AE_ROUND24X2F48SSYM
  "ae_round32x2f48sasym", // XTENSA_INS_AE_ROUND32X2F48SASYM
  "ae_round32x2f48ssym", // XTENSA_INS_AE_ROUND32X2F48SSYM
  "ae_round32x2f64sasym", // XTENSA_INS_AE_ROUND32X2F64SASYM
  "ae_round32x2f64ssym", // XTENSA_INS_AE_ROUND32X2F64SSYM
  "ae_roundsp16f24asym", // XTENSA_INS_AE_ROUNDSP16F24ASYM
  "ae_roundsp16f24sym", // XTENSA_INS_AE_ROUNDSP16F24SYM
  "ae_roundsp16q48x2asym", // XTENSA_INS_AE_ROUNDSP16Q48X2ASYM
  "ae_roundsp16q48x2sym", // XTENSA_INS_AE_ROUNDSP16Q48X2SYM
  "ae_roundsq32f48asym", // XTENSA_INS_AE_ROUNDSQ32F48ASYM
  "ae_roundsq32f48sym", // XTENSA_INS_AE_ROUNDSQ32F48SYM
  "ae_s16m_l_i", // XTENSA_INS_AE_S16M_L_I
  "ae_s16m_l_iu", // XTENSA_INS_AE_S16M_L_IU
  "ae_s16m_l_x", // XTENSA_INS_AE_S16M_L_X
  "ae_s16m_l_xc", // XTENSA_INS_AE_S16M_L_XC
  "ae_s16m_l_xu", // XTENSA_INS_AE_S16M_L_XU
  "ae_s16x2m_i", // XTENSA_INS_AE_S16X2M_I
  "ae_s16x2m_iu", // XTENSA_INS_AE_S16X2M_IU
  "ae_s16x2m_x", // XTENSA_INS_AE_S16X2M_X
  "ae_s16x2m_xc", // XTENSA_INS_AE_S16X2M_XC
  "ae_s16x2m_xu", // XTENSA_INS_AE_S16X2M_XU
  "ae_s16x4_i", // XTENSA_INS_AE_S16X4_I
  "ae_s16x4_ip", // XTENSA_INS_AE_S16X4_IP
  "ae_s16x4_ric", // XTENSA_INS_AE_S16X4_RIC
  "ae_s16x4_rip", // XTENSA_INS_AE_S16X4_RIP
  "ae_s16x4_x", // XTENSA_INS_AE_S16X4_X
  "ae_s16x4_xc", // XTENSA_INS_AE_S16X4_XC
  "ae_s16x4_xp", // XTENSA_INS_AE_S16X4_XP
  "ae_s16_0_i", // XTENSA_INS_AE_S16_0_I
  "ae_s16_0_ip", // XTENSA_INS_AE_S16_0_IP
  "ae_s16_0_x", // XTENSA_INS_AE_S16_0_X
  "ae_s16_0_xc", // XTENSA_INS_AE_S16_0_XC
  "ae_s16_0_xp", // XTENSA_INS_AE_S16_0_XP
  "ae_s24ra64s_i", // XTENSA_INS_AE_S24RA64S_I
  "ae_s24ra64s_ip", // XTENSA_INS_AE_S24RA64S_IP
  "ae_s24ra64s_x", // XTENSA_INS_AE_S24RA64S_X
  "ae_s24ra64s_xc", // XTENSA_INS_AE_S24RA64S_XC
  "ae_s24ra64s_xp", // XTENSA_INS_AE_S24RA64S_XP
  "ae_s24x2ra64s_ip", // XTENSA_INS_AE_S24X2RA64S_IP
  "ae_s32f24_l_i", // XTENSA_INS_AE_S32F24_L_I
  "ae_s32f24_l_ip", // XTENSA_INS_AE_S32F24_L_IP
  "ae_s32f24_l_x", // XTENSA_INS_AE_S32F24_L_X
  "ae_s32f24_l_xc", // XTENSA_INS_AE_S32F24_L_XC
  "ae_s32f24_l_xp", // XTENSA_INS_AE_S32F24_L_XP
  "ae_s32m_i", // XTENSA_INS_AE_S32M_I
  "ae_s32m_iu", // XTENSA_INS_AE_S32M_IU
  "ae_s32m_x", // XTENSA_INS_AE_S32M_X
  "ae_s32m_xc", // XTENSA_INS_AE_S32M_XC
  "ae_s32m_xu", // XTENSA_INS_AE_S32M_XU
  "ae_s32ra64s_i", // XTENSA_INS_AE_S32RA64S_I
  "ae_s32ra64s_ip", // XTENSA_INS_AE_S32RA64S_IP
  "ae_s32ra64s_x", // XTENSA_INS_AE_S32RA64S_X
  "ae_s32ra64s_xc", // XTENSA_INS_AE_S32RA64S_XC
  "ae_s32ra64s_xp", // XTENSA_INS_AE_S32RA64S_XP
  "ae_s32x2f24_i", // XTENSA_INS_AE_S32X2F24_I
  "ae_s32x2f24_ip", // XTENSA_INS_AE_S32X2F24_IP
  "ae_s32x2f24_ric", // XTENSA_INS_AE_S32X2F24_RIC
  "ae_s32x2f24_rip", // XTENSA_INS_AE_S32X2F24_RIP
  "ae_s32x2f24_x", // XTENSA_INS_AE_S32X2F24_X
  "ae_s32x2f24_xc", // XTENSA_INS_AE_S32X2F24_XC
  "ae_s32x2f24_xp", // XTENSA_INS_AE_S32X2F24_XP
  "ae_s32x2ra64s_ip", // XTENSA_INS_AE_S32X2RA64S_IP
  "ae_s32x2_i", // XTENSA_INS_AE_S32X2_I
  "ae_s32x2_ip", // XTENSA_INS_AE_S32X2_IP
  "ae_s32x2_ric", // XTENSA_INS_AE_S32X2_RIC
  "ae_s32x2_rip", // XTENSA_INS_AE_S32X2_RIP
  "ae_s32x2_x", // XTENSA_INS_AE_S32X2_X
  "ae_s32x2_xc", // XTENSA_INS_AE_S32X2_XC
  "ae_s32x2_xp", // XTENSA_INS_AE_S32X2_XP
  "ae_s32_l_i", // XTENSA_INS_AE_S32_L_I
  "ae_s32_l_ip", // XTENSA_INS_AE_S32_L_IP
  "ae_s32_l_x", // XTENSA_INS_AE_S32_L_X
  "ae_s32_l_xc", // XTENSA_INS_AE_S32_L_XC
  "ae_s32_l_xp", // XTENSA_INS_AE_S32_L_XP
  "ae_s64_i", // XTENSA_INS_AE_S64_I
  "ae_s64_ip", // XTENSA_INS_AE_S64_IP
  "ae_s64_x", // XTENSA_INS_AE_S64_X
  "ae_s64_xc", // XTENSA_INS_AE_S64_XC
  "ae_s64_xp", // XTENSA_INS_AE_S64_XP
  "ae_sa16x4_ic", // XTENSA_INS_AE_SA16X4_IC
  "ae_sa16x4_ip", // XTENSA_INS_AE_SA16X4_IP
  "ae_sa16x4_ric", // XTENSA_INS_AE_SA16X4_RIC
  "ae_sa16x4_rip", // XTENSA_INS_AE_SA16X4_RIP
  "ae_sa24x2_ic", // XTENSA_INS_AE_SA24X2_IC
  "ae_sa24x2_ip", // XTENSA_INS_AE_SA24X2_IP
  "ae_sa24x2_ric", // XTENSA_INS_AE_SA24X2_RIC
  "ae_sa24x2_rip", // XTENSA_INS_AE_SA24X2_RIP
  "ae_sa24_l_ic", // XTENSA_INS_AE_SA24_L_IC
  "ae_sa24_l_ip", // XTENSA_INS_AE_SA24_L_IP
  "ae_sa24_l_ric", // XTENSA_INS_AE_SA24_L_RIC
  "ae_sa24_l_rip", // XTENSA_INS_AE_SA24_L_RIP
  "ae_sa32x2f24_ic", // XTENSA_INS_AE_SA32X2F24_IC
  "ae_sa32x2f24_ip", // XTENSA_INS_AE_SA32X2F24_IP
  "ae_sa32x2f24_ric", // XTENSA_INS_AE_SA32X2F24_RIC
  "ae_sa32x2f24_rip", // XTENSA_INS_AE_SA32X2F24_RIP
  "ae_sa32x2_ic", // XTENSA_INS_AE_SA32X2_IC
  "ae_sa32x2_ip", // XTENSA_INS_AE_SA32X2_IP
  "ae_sa32x2_ric", // XTENSA_INS_AE_SA32X2_RIC
  "ae_sa32x2_rip", // XTENSA_INS_AE_SA32X2_RIP
  "ae_sa64neg_fp", // XTENSA_INS_AE_SA64NEG_FP
  "ae_sa64pos_fp", // XTENSA_INS_AE_SA64POS_FP
  "ae_salign64_i", // XTENSA_INS_AE_SALIGN64_I
  "ae_sat16x4", // XTENSA_INS_AE_SAT16X4
  "ae_sat24s", // XTENSA_INS_AE_SAT24S
  "ae_sat48s", // XTENSA_INS_AE_SAT48S
  "ae_satq56s", // XTENSA_INS_AE_SATQ56S
  "ae_sb", // XTENSA_INS_AE_SB
  "ae_sbf", // XTENSA_INS_AE_SBF
  "ae_sbf_ic", // XTENSA_INS_AE_SBF_IC
  "ae_sbf_ip", // XTENSA_INS_AE_SBF_IP
  "ae_sbi", // XTENSA_INS_AE_SBI
  "ae_sbi_ic", // XTENSA_INS_AE_SBI_IC
  "ae_sbi_ip", // XTENSA_INS_AE_SBI_IP
  "ae_sb_ic", // XTENSA_INS_AE_SB_IC
  "ae_sb_ip", // XTENSA_INS_AE_SB_IP
  "ae_sel16i", // XTENSA_INS_AE_SEL16I
  "ae_sel16i_n", // XTENSA_INS_AE_SEL16I_N
  "ae_sext32", // XTENSA_INS_AE_SEXT32
  "ae_sext32x2d16_10", // XTENSA_INS_AE_SEXT32X2D16_10
  "ae_sext32x2d16_32", // XTENSA_INS_AE_SEXT32X2D16_32
  "ae_sha32", // XTENSA_INS_AE_SHA32
  "ae_shortswap", // XTENSA_INS_AE_SHORTSWAP
  "ae_slaa16s", // XTENSA_INS_AE_SLAA16S
  "ae_slaa32", // XTENSA_INS_AE_SLAA32
  "ae_slaa32s", // XTENSA_INS_AE_SLAA32S
  "ae_slaa64", // XTENSA_INS_AE_SLAA64
  "ae_slaa64s", // XTENSA_INS_AE_SLAA64S
  "ae_slaaq56", // XTENSA_INS_AE_SLAAQ56
  "ae_slai16s", // XTENSA_INS_AE_SLAI16S
  "ae_slai24", // XTENSA_INS_AE_SLAI24
  "ae_slai24s", // XTENSA_INS_AE_SLAI24S
  "ae_slai32", // XTENSA_INS_AE_SLAI32
  "ae_slai32s", // XTENSA_INS_AE_SLAI32S
  "ae_slai64", // XTENSA_INS_AE_SLAI64
  "ae_slai64s", // XTENSA_INS_AE_SLAI64S
  "ae_slaisq56s", // XTENSA_INS_AE_SLAISQ56S
  "ae_slas24", // XTENSA_INS_AE_SLAS24
  "ae_slas24s", // XTENSA_INS_AE_SLAS24S
  "ae_slas32", // XTENSA_INS_AE_SLAS32
  "ae_slas32s", // XTENSA_INS_AE_SLAS32S
  "ae_slas64", // XTENSA_INS_AE_SLAS64
  "ae_slas64s", // XTENSA_INS_AE_SLAS64S
  "ae_slasq56", // XTENSA_INS_AE_SLASQ56
  "ae_slassq56s", // XTENSA_INS_AE_SLASSQ56S
  "ae_sra64_32", // XTENSA_INS_AE_SRA64_32
  "ae_sraa16rs", // XTENSA_INS_AE_SRAA16RS
  "ae_sraa16s", // XTENSA_INS_AE_SRAA16S
  "ae_sraa32", // XTENSA_INS_AE_SRAA32
  "ae_sraa32rs", // XTENSA_INS_AE_SRAA32RS
  "ae_sraa32s", // XTENSA_INS_AE_SRAA32S
  "ae_sraa64", // XTENSA_INS_AE_SRAA64
  "ae_srai16", // XTENSA_INS_AE_SRAI16
  "ae_srai16r", // XTENSA_INS_AE_SRAI16R
  "ae_srai24", // XTENSA_INS_AE_SRAI24
  "ae_srai32", // XTENSA_INS_AE_SRAI32
  "ae_srai32r", // XTENSA_INS_AE_SRAI32R
  "ae_srai64", // XTENSA_INS_AE_SRAI64
  "ae_sras24", // XTENSA_INS_AE_SRAS24
  "ae_sras32", // XTENSA_INS_AE_SRAS32
  "ae_sras64", // XTENSA_INS_AE_SRAS64
  "ae_srla32", // XTENSA_INS_AE_SRLA32
  "ae_srla64", // XTENSA_INS_AE_SRLA64
  "ae_srli24", // XTENSA_INS_AE_SRLI24
  "ae_srli32", // XTENSA_INS_AE_SRLI32
  "ae_srli64", // XTENSA_INS_AE_SRLI64
  "ae_srls24", // XTENSA_INS_AE_SRLS24
  "ae_srls32", // XTENSA_INS_AE_SRLS32
  "ae_srls64", // XTENSA_INS_AE_SRLS64
  "ae_sub16", // XTENSA_INS_AE_SUB16
  "ae_sub16s", // XTENSA_INS_AE_SUB16S
  "ae_sub24s", // XTENSA_INS_AE_SUB24S
  "ae_sub32", // XTENSA_INS_AE_SUB32
  "ae_sub32s", // XTENSA_INS_AE_SUB32S
  "ae_sub64", // XTENSA_INS_AE_SUB64
  "ae_sub64s", // XTENSA_INS_AE_SUB64S
  "ae_subadd32", // XTENSA_INS_AE_SUBADD32
  "ae_subadd32s", // XTENSA_INS_AE_SUBADD32S
  "ae_trunca32f64s_l", // XTENSA_INS_AE_TRUNCA32F64S_L
  "ae_trunca32x2f64s", // XTENSA_INS_AE_TRUNCA32X2F64S
  "ae_trunci32f64s_l", // XTENSA_INS_AE_TRUNCI32F64S_L
  "ae_trunci32x2f64s", // XTENSA_INS_AE_TRUNCI32X2F64S
  "ae_vldl16c", // XTENSA_INS_AE_VLDL16C
  "ae_vldl16c_ic", // XTENSA_INS_AE_VLDL16C_IC
  "ae_vldl16c_ip", // XTENSA_INS_AE_VLDL16C_IP
  "ae_vldl16t", // XTENSA_INS_AE_VLDL16T
  "ae_vldl32t", // XTENSA_INS_AE_VLDL32T
  "ae_vldsht", // XTENSA_INS_AE_VLDSHT
  "ae_vlel16t", // XTENSA_INS_AE_VLEL16T
  "ae_vlel32t", // XTENSA_INS_AE_VLEL32T
  "ae_vles16c", // XTENSA_INS_AE_VLES16C
  "ae_vles16c_ic", // XTENSA_INS_AE_VLES16C_IC
  "ae_vles16c_ip", // XTENSA_INS_AE_VLES16C_IP
  "ae_xor", // XTENSA_INS_AE_XOR
  "ae_zalign64", // XTENSA_INS_AE_ZALIGN64
  "all4", // XTENSA_INS_ALL4
  "all8", // XTENSA_INS_ALL8
  "and", // XTENSA_INS_AND
  "andb", // XTENSA_INS_ANDB
  "andbc", // XTENSA_INS_ANDBC
  "any4", // XTENSA_INS_ANY4
  "any8", // XTENSA_INS_ANY8
  "ball", // XTENSA_INS_BALL
  "bany", // XTENSA_INS_BANY
  "bbc", // XTENSA_INS_BBC
  "bbci", // XTENSA_INS_BBCI
  "bbs", // XTENSA_INS_BBS
  "bbsi", // XTENSA_INS_BBSI
  "beq", // XTENSA_INS_BEQ
  "beqi", // XTENSA_INS_BEQI
  "beqz", // XTENSA_INS_BEQZ
  "bf", // XTENSA_INS_BF
  "bge", // XTENSA_INS_BGE
  "bgei", // XTENSA_INS_BGEI
  "bgeu", // XTENSA_INS_BGEU
  "bgeui", // XTENSA_INS_BGEUI
  "bgez", // XTENSA_INS_BGEZ
  "blt", // XTENSA_INS_BLT
  "blti", // XTENSA_INS_BLTI
  "bltu", // XTENSA_INS_BLTU
  "bltui", // XTENSA_INS_BLTUI
  "bltz", // XTENSA_INS_BLTZ
  "bnall", // XTENSA_INS_BNALL
  "bne", // XTENSA_INS_BNE
  "bnei", // XTENSA_INS_BNEI
  "bnez", // XTENSA_INS_BNEZ
  "bnone", // XTENSA_INS_BNONE
  "break", // XTENSA_INS_BREAK
  "break_n", // XTENSA_INS_BREAK_N
  "bt", // XTENSA_INS_BT
  "call0", // XTENSA_INS_CALL0
  "call12", // XTENSA_INS_CALL12
  "call4", // XTENSA_INS_CALL4
  "call8", // XTENSA_INS_CALL8
  "callx0", // XTENSA_INS_CALLX0
  "callx12", // XTENSA_INS_CALLX12
  "callx4", // XTENSA_INS_CALLX4
  "callx8", // XTENSA_INS_CALLX8
  "ceil_s", // XTENSA_INS_CEIL_S
  "clamps", // XTENSA_INS_CLAMPS
  "clr_bit_gpio_out", // XTENSA_INS_CLR_BIT_GPIO_OUT
  "const_s", // XTENSA_INS_CONST_S
  "div0_s", // XTENSA_INS_DIV0_S
  "divn_s", // XTENSA_INS_DIVN_S
  "dsync", // XTENSA_INS_DSYNC
  "ee_andq", // XTENSA_INS_EE_ANDQ
  "ee_bitrev", // XTENSA_INS_EE_BITREV
  "ee_clr_bit_gpio_out", // XTENSA_INS_EE_CLR_BIT_GPIO_OUT
  "ee_cmul_s16", // XTENSA_INS_EE_CMUL_S16
  "ee_cmul_s16_ld_incp", // XTENSA_INS_EE_CMUL_S16_LD_INCP
  "ee_cmul_s16_st_incp", // XTENSA_INS_EE_CMUL_S16_ST_INCP
  "ee_fft_ams_s16_ld_incp", // XTENSA_INS_EE_FFT_AMS_S16_LD_INCP
  "ee_fft_ams_s16_ld_incp_uaup", // XTENSA_INS_EE_FFT_AMS_S16_LD_INCP_UAUP
  "ee_fft_ams_s16_ld_r32_decp", // XTENSA_INS_EE_FFT_AMS_S16_LD_R32_DECP
  "ee_fft_ams_s16_st_incp", // XTENSA_INS_EE_FFT_AMS_S16_ST_INCP
  "ee_fft_cmul_s16_ld_xp", // XTENSA_INS_EE_FFT_CMUL_S16_LD_XP
  "ee_fft_cmul_s16_st_xp", // XTENSA_INS_EE_FFT_CMUL_S16_ST_XP
  "ee_fft_r2bf_s16", // XTENSA_INS_EE_FFT_R2BF_S16
  "ee_fft_r2bf_s16_st_incp", // XTENSA_INS_EE_FFT_R2BF_S16_ST_INCP
  "ee_fft_vst_r32_decp", // XTENSA_INS_EE_FFT_VST_R32_DECP
  "ee_get_gpio_in", // XTENSA_INS_EE_GET_GPIO_IN
  "ee_ldf_128_ip", // XTENSA_INS_EE_LDF_128_IP
  "ee_ldf_128_xp", // XTENSA_INS_EE_LDF_128_XP
  "ee_ldf_64_ip", // XTENSA_INS_EE_LDF_64_IP
  "ee_ldf_64_xp", // XTENSA_INS_EE_LDF_64_XP
  "ee_ldqa_s16_128_ip", // XTENSA_INS_EE_LDQA_S16_128_IP
  "ee_ldqa_s16_128_xp", // XTENSA_INS_EE_LDQA_S16_128_XP
  "ee_ldqa_s8_128_ip", // XTENSA_INS_EE_LDQA_S8_128_IP
  "ee_ldqa_s8_128_xp", // XTENSA_INS_EE_LDQA_S8_128_XP
  "ee_ldqa_u16_128_ip", // XTENSA_INS_EE_LDQA_U16_128_IP
  "ee_ldqa_u16_128_xp", // XTENSA_INS_EE_LDQA_U16_128_XP
  "ee_ldqa_u8_128_ip", // XTENSA_INS_EE_LDQA_U8_128_IP
  "ee_ldqa_u8_128_xp", // XTENSA_INS_EE_LDQA_U8_128_XP
  "ee_ldxq_32", // XTENSA_INS_EE_LDXQ_32
  "ee_ld_128_usar_ip", // XTENSA_INS_EE_LD_128_USAR_IP
  "ee_ld_128_usar_xp", // XTENSA_INS_EE_LD_128_USAR_XP
  "ee_ld_accx_ip", // XTENSA_INS_EE_LD_ACCX_IP
  "ee_ld_qacc_h_h_32_ip", // XTENSA_INS_EE_LD_QACC_H_H_32_IP
  "ee_ld_qacc_h_l_128_ip", // XTENSA_INS_EE_LD_QACC_H_L_128_IP
  "ee_ld_qacc_l_h_32_ip", // XTENSA_INS_EE_LD_QACC_L_H_32_IP
  "ee_ld_qacc_l_l_128_ip", // XTENSA_INS_EE_LD_QACC_L_L_128_IP
  "ee_ld_ua_state_ip", // XTENSA_INS_EE_LD_UA_STATE_IP
  "ee_movi_32_a", // XTENSA_INS_EE_MOVI_32_A
  "ee_movi_32_q", // XTENSA_INS_EE_MOVI_32_Q
  "ee_mov_s16_qacc", // XTENSA_INS_EE_MOV_S16_QACC
  "ee_mov_s8_qacc", // XTENSA_INS_EE_MOV_S8_QACC
  "ee_mov_u16_qacc", // XTENSA_INS_EE_MOV_U16_QACC
  "ee_mov_u8_qacc", // XTENSA_INS_EE_MOV_U8_QACC
  "ee_notq", // XTENSA_INS_EE_NOTQ
  "ee_orq", // XTENSA_INS_EE_ORQ
  "ee_set_bit_gpio_out", // XTENSA_INS_EE_SET_BIT_GPIO_OUT
  "ee_slci_2q", // XTENSA_INS_EE_SLCI_2Q
  "ee_slcxxp_2q", // XTENSA_INS_EE_SLCXXP_2Q
  "ee_srci_2q", // XTENSA_INS_EE_SRCI_2Q
  "ee_srcmb_s16_qacc", // XTENSA_INS_EE_SRCMB_S16_QACC
  "ee_srcmb_s8_qacc", // XTENSA_INS_EE_SRCMB_S8_QACC
  "ee_srcq_128_st_incp", // XTENSA_INS_EE_SRCQ_128_ST_INCP
  "ee_srcxxp_2q", // XTENSA_INS_EE_SRCXXP_2Q
  "ee_src_q", // XTENSA_INS_EE_SRC_Q
  "ee_src_q_ld_ip", // XTENSA_INS_EE_SRC_Q_LD_IP
  "ee_src_q_ld_xp", // XTENSA_INS_EE_SRC_Q_LD_XP
  "ee_src_q_qup", // XTENSA_INS_EE_SRC_Q_QUP
  "ee_srs_accx", // XTENSA_INS_EE_SRS_ACCX
  "ee_stf_128_ip", // XTENSA_INS_EE_STF_128_IP
  "ee_stf_128_xp", // XTENSA_INS_EE_STF_128_XP
  "ee_stf_64_ip", // XTENSA_INS_EE_STF_64_IP
  "ee_stf_64_xp", // XTENSA_INS_EE_STF_64_XP
  "ee_stxq_32", // XTENSA_INS_EE_STXQ_32
  "ee_st_accx_ip", // XTENSA_INS_EE_ST_ACCX_IP
  "ee_st_qacc_h_h_32_ip", // XTENSA_INS_EE_ST_QACC_H_H_32_IP
  "ee_st_qacc_h_l_128_ip", // XTENSA_INS_EE_ST_QACC_H_L_128_IP
  "ee_st_qacc_l_h_32_ip", // XTENSA_INS_EE_ST_QACC_L_H_32_IP
  "ee_st_qacc_l_l_128_ip", // XTENSA_INS_EE_ST_QACC_L_L_128_IP
  "ee_st_ua_state_ip", // XTENSA_INS_EE_ST_UA_STATE_IP
  "ee_vadds_s16", // XTENSA_INS_EE_VADDS_S16
  "ee_vadds_s16_ld_incp", // XTENSA_INS_EE_VADDS_S16_LD_INCP
  "ee_vadds_s16_st_incp", // XTENSA_INS_EE_VADDS_S16_ST_INCP
  "ee_vadds_s32", // XTENSA_INS_EE_VADDS_S32
  "ee_vadds_s32_ld_incp", // XTENSA_INS_EE_VADDS_S32_LD_INCP
  "ee_vadds_s32_st_incp", // XTENSA_INS_EE_VADDS_S32_ST_INCP
  "ee_vadds_s8", // XTENSA_INS_EE_VADDS_S8
  "ee_vadds_s8_ld_incp", // XTENSA_INS_EE_VADDS_S8_LD_INCP
  "ee_vadds_s8_st_incp", // XTENSA_INS_EE_VADDS_S8_ST_INCP
  "ee_vcmp_eq_s16", // XTENSA_INS_EE_VCMP_EQ_S16
  "ee_vcmp_eq_s32", // XTENSA_INS_EE_VCMP_EQ_S32
  "ee_vcmp_eq_s8", // XTENSA_INS_EE_VCMP_EQ_S8
  "ee_vcmp_gt_s16", // XTENSA_INS_EE_VCMP_GT_S16
  "ee_vcmp_gt_s32", // XTENSA_INS_EE_VCMP_GT_S32
  "ee_vcmp_gt_s8", // XTENSA_INS_EE_VCMP_GT_S8
  "ee_vcmp_lt_s16", // XTENSA_INS_EE_VCMP_LT_S16
  "ee_vcmp_lt_s32", // XTENSA_INS_EE_VCMP_LT_S32
  "ee_vcmp_lt_s8", // XTENSA_INS_EE_VCMP_LT_S8
  "ee_vldbc_16", // XTENSA_INS_EE_VLDBC_16
  "ee_vldbc_16_ip", // XTENSA_INS_EE_VLDBC_16_IP
  "ee_vldbc_16_xp", // XTENSA_INS_EE_VLDBC_16_XP
  "ee_vldbc_32", // XTENSA_INS_EE_VLDBC_32
  "ee_vldbc_32_ip", // XTENSA_INS_EE_VLDBC_32_IP
  "ee_vldbc_32_xp", // XTENSA_INS_EE_VLDBC_32_XP
  "ee_vldbc_8", // XTENSA_INS_EE_VLDBC_8
  "ee_vldbc_8_ip", // XTENSA_INS_EE_VLDBC_8_IP
  "ee_vldbc_8_xp", // XTENSA_INS_EE_VLDBC_8_XP
  "ee_vldhbc_16_incp", // XTENSA_INS_EE_VLDHBC_16_INCP
  "ee_vld_128_ip", // XTENSA_INS_EE_VLD_128_IP
  "ee_vld_128_xp", // XTENSA_INS_EE_VLD_128_XP
  "ee_vld_h_64_ip", // XTENSA_INS_EE_VLD_H_64_IP
  "ee_vld_h_64_xp", // XTENSA_INS_EE_VLD_H_64_XP
  "ee_vld_l_64_ip", // XTENSA_INS_EE_VLD_L_64_IP
  "ee_vld_l_64_xp", // XTENSA_INS_EE_VLD_L_64_XP
  "ee_vmax_s16", // XTENSA_INS_EE_VMAX_S16
  "ee_vmax_s16_ld_incp", // XTENSA_INS_EE_VMAX_S16_LD_INCP
  "ee_vmax_s16_st_incp", // XTENSA_INS_EE_VMAX_S16_ST_INCP
  "ee_vmax_s32", // XTENSA_INS_EE_VMAX_S32
  "ee_vmax_s32_ld_incp", // XTENSA_INS_EE_VMAX_S32_LD_INCP
  "ee_vmax_s32_st_incp", // XTENSA_INS_EE_VMAX_S32_ST_INCP
  "ee_vmax_s8", // XTENSA_INS_EE_VMAX_S8
  "ee_vmax_s8_ld_incp", // XTENSA_INS_EE_VMAX_S8_LD_INCP
  "ee_vmax_s8_st_incp", // XTENSA_INS_EE_VMAX_S8_ST_INCP
  "ee_vmin_s16", // XTENSA_INS_EE_VMIN_S16
  "ee_vmin_s16_ld_incp", // XTENSA_INS_EE_VMIN_S16_LD_INCP
  "ee_vmin_s16_st_incp", // XTENSA_INS_EE_VMIN_S16_ST_INCP
  "ee_vmin_s32", // XTENSA_INS_EE_VMIN_S32
  "ee_vmin_s32_ld_incp", // XTENSA_INS_EE_VMIN_S32_LD_INCP
  "ee_vmin_s32_st_incp", // XTENSA_INS_EE_VMIN_S32_ST_INCP
  "ee_vmin_s8", // XTENSA_INS_EE_VMIN_S8
  "ee_vmin_s8_ld_incp", // XTENSA_INS_EE_VMIN_S8_LD_INCP
  "ee_vmin_s8_st_incp", // XTENSA_INS_EE_VMIN_S8_ST_INCP
  "ee_vmulas_s16_accx", // XTENSA_INS_EE_VMULAS_S16_ACCX
  "ee_vmulas_s16_accx_ld_ip", // XTENSA_INS_EE_VMULAS_S16_ACCX_LD_IP
  "ee_vmulas_s16_accx_ld_ip_qup", // XTENSA_INS_EE_VMULAS_S16_ACCX_LD_IP_QUP
  "ee_vmulas_s16_accx_ld_xp", // XTENSA_INS_EE_VMULAS_S16_ACCX_LD_XP
  "ee_vmulas_s16_accx_ld_xp_qup", // XTENSA_INS_EE_VMULAS_S16_ACCX_LD_XP_QUP
  "ee_vmulas_s16_qacc", // XTENSA_INS_EE_VMULAS_S16_QACC
  "ee_vmulas_s16_qacc_ldbc_incp", // XTENSA_INS_EE_VMULAS_S16_QACC_LDBC_INCP
  "ee_vmulas_s16_qacc_ldbc_incp_qup", // XTENSA_INS_EE_VMULAS_S16_QACC_LDBC_INCP_QUP
  "ee_vmulas_s16_qacc_ld_ip", // XTENSA_INS_EE_VMULAS_S16_QACC_LD_IP
  "ee_vmulas_s16_qacc_ld_ip_qup", // XTENSA_INS_EE_VMULAS_S16_QACC_LD_IP_QUP
  "ee_vmulas_s16_qacc_ld_xp", // XTENSA_INS_EE_VMULAS_S16_QACC_LD_XP
  "ee_vmulas_s16_qacc_ld_xp_qup", // XTENSA_INS_EE_VMULAS_S16_QACC_LD_XP_QUP
  "ee_vmulas_s8_accx", // XTENSA_INS_EE_VMULAS_S8_ACCX
  "ee_vmulas_s8_accx_ld_ip", // XTENSA_INS_EE_VMULAS_S8_ACCX_LD_IP
  "ee_vmulas_s8_accx_ld_ip_qup", // XTENSA_INS_EE_VMULAS_S8_ACCX_LD_IP_QUP
  "ee_vmulas_s8_accx_ld_xp", // XTENSA_INS_EE_VMULAS_S8_ACCX_LD_XP
  "ee_vmulas_s8_accx_ld_xp_qup", // XTENSA_INS_EE_VMULAS_S8_ACCX_LD_XP_QUP
  "ee_vmulas_s8_qacc", // XTENSA_INS_EE_VMULAS_S8_QACC
  "ee_vmulas_s8_qacc_ldbc_incp", // XTENSA_INS_EE_VMULAS_S8_QACC_LDBC_INCP
  "ee_vmulas_s8_qacc_ldbc_incp_qup", // XTENSA_INS_EE_VMULAS_S8_QACC_LDBC_INCP_QUP
  "ee_vmulas_s8_qacc_ld_ip", // XTENSA_INS_EE_VMULAS_S8_QACC_LD_IP
  "ee_vmulas_s8_qacc_ld_ip_qup", // XTENSA_INS_EE_VMULAS_S8_QACC_LD_IP_QUP
  "ee_vmulas_s8_qacc_ld_xp", // XTENSA_INS_EE_VMULAS_S8_QACC_LD_XP
  "ee_vmulas_s8_qacc_ld_xp_qup", // XTENSA_INS_EE_VMULAS_S8_QACC_LD_XP_QUP
  "ee_vmulas_u16_accx", // XTENSA_INS_EE_VMULAS_U16_ACCX
  "ee_vmulas_u16_accx_ld_ip", // XTENSA_INS_EE_VMULAS_U16_ACCX_LD_IP
  "ee_vmulas_u16_accx_ld_ip_qup", // XTENSA_INS_EE_VMULAS_U16_ACCX_LD_IP_QUP
  "ee_vmulas_u16_accx_ld_xp", // XTENSA_INS_EE_VMULAS_U16_ACCX_LD_XP
  "ee_vmulas_u16_accx_ld_xp_qup", // XTENSA_INS_EE_VMULAS_U16_ACCX_LD_XP_QUP
  "ee_vmulas_u16_qacc", // XTENSA_INS_EE_VMULAS_U16_QACC
  "ee_vmulas_u16_qacc_ldbc_incp", // XTENSA_INS_EE_VMULAS_U16_QACC_LDBC_INCP
  "ee_vmulas_u16_qacc_ldbc_incp_qup", // XTENSA_INS_EE_VMULAS_U16_QACC_LDBC_INCP_QUP
  "ee_vmulas_u16_qacc_ld_ip", // XTENSA_INS_EE_VMULAS_U16_QACC_LD_IP
  "ee_vmulas_u16_qacc_ld_ip_qup", // XTENSA_INS_EE_VMULAS_U16_QACC_LD_IP_QUP
  "ee_vmulas_u16_qacc_ld_xp", // XTENSA_INS_EE_VMULAS_U16_QACC_LD_XP
  "ee_vmulas_u16_qacc_ld_xp_qup", // XTENSA_INS_EE_VMULAS_U16_QACC_LD_XP_QUP
  "ee_vmulas_u8_accx", // XTENSA_INS_EE_VMULAS_U8_ACCX
  "ee_vmulas_u8_accx_ld_ip", // XTENSA_INS_EE_VMULAS_U8_ACCX_LD_IP
  "ee_vmulas_u8_accx_ld_ip_qup", // XTENSA_INS_EE_VMULAS_U8_ACCX_LD_IP_QUP
  "ee_vmulas_u8_accx_ld_xp", // XTENSA_INS_EE_VMULAS_U8_ACCX_LD_XP
  "ee_vmulas_u8_accx_ld_xp_qup", // XTENSA_INS_EE_VMULAS_U8_ACCX_LD_XP_QUP
  "ee_vmulas_u8_qacc", // XTENSA_INS_EE_VMULAS_U8_QACC
  "ee_vmulas_u8_qacc_ldbc_incp", // XTENSA_INS_EE_VMULAS_U8_QACC_LDBC_INCP
  "ee_vmulas_u8_qacc_ldbc_incp_qup", // XTENSA_INS_EE_VMULAS_U8_QACC_LDBC_INCP_QUP
  "ee_vmulas_u8_qacc_ld_ip", // XTENSA_INS_EE_VMULAS_U8_QACC_LD_IP
  "ee_vmulas_u8_qacc_ld_ip_qup", // XTENSA_INS_EE_VMULAS_U8_QACC_LD_IP_QUP
  "ee_vmulas_u8_qacc_ld_xp", // XTENSA_INS_EE_VMULAS_U8_QACC_LD_XP
  "ee_vmulas_u8_qacc_ld_xp_qup", // XTENSA_INS_EE_VMULAS_U8_QACC_LD_XP_QUP
  "ee_vmul_s16", // XTENSA_INS_EE_VMUL_S16
  "ee_vmul_s16_ld_incp", // XTENSA_INS_EE_VMUL_S16_LD_INCP
  "ee_vmul_s16_st_incp", // XTENSA_INS_EE_VMUL_S16_ST_INCP
  "ee_vmul_s8", // XTENSA_INS_EE_VMUL_S8
  "ee_vmul_s8_ld_incp", // XTENSA_INS_EE_VMUL_S8_LD_INCP
  "ee_vmul_s8_st_incp", // XTENSA_INS_EE_VMUL_S8_ST_INCP
  "ee_vmul_u16", // XTENSA_INS_EE_VMUL_U16
  "ee_vmul_u16_ld_incp", // XTENSA_INS_EE_VMUL_U16_LD_INCP
  "ee_vmul_u16_st_incp", // XTENSA_INS_EE_VMUL_U16_ST_INCP
  "ee_vmul_u8", // XTENSA_INS_EE_VMUL_U8
  "ee_vmul_u8_ld_incp", // XTENSA_INS_EE_VMUL_U8_LD_INCP
  "ee_vmul_u8_st_incp", // XTENSA_INS_EE_VMUL_U8_ST_INCP
  "ee_vprelu_s16", // XTENSA_INS_EE_VPRELU_S16
  "ee_vprelu_s8", // XTENSA_INS_EE_VPRELU_S8
  "ee_vrelu_s16", // XTENSA_INS_EE_VRELU_S16
  "ee_vrelu_s8", // XTENSA_INS_EE_VRELU_S8
  "ee_vsl_32", // XTENSA_INS_EE_VSL_32
  "ee_vsmulas_s16_qacc", // XTENSA_INS_EE_VSMULAS_S16_QACC
  "ee_vsmulas_s16_qacc_ld_incp", // XTENSA_INS_EE_VSMULAS_S16_QACC_LD_INCP
  "ee_vsmulas_s8_qacc", // XTENSA_INS_EE_VSMULAS_S8_QACC
  "ee_vsmulas_s8_qacc_ld_incp", // XTENSA_INS_EE_VSMULAS_S8_QACC_LD_INCP
  "ee_vsr_32", // XTENSA_INS_EE_VSR_32
  "ee_vst_128_ip", // XTENSA_INS_EE_VST_128_IP
  "ee_vst_128_xp", // XTENSA_INS_EE_VST_128_XP
  "ee_vst_h_64_ip", // XTENSA_INS_EE_VST_H_64_IP
  "ee_vst_h_64_xp", // XTENSA_INS_EE_VST_H_64_XP
  "ee_vst_l_64_ip", // XTENSA_INS_EE_VST_L_64_IP
  "ee_vst_l_64_xp", // XTENSA_INS_EE_VST_L_64_XP
  "ee_vsubs_s16", // XTENSA_INS_EE_VSUBS_S16
  "ee_vsubs_s16_ld_incp", // XTENSA_INS_EE_VSUBS_S16_LD_INCP
  "ee_vsubs_s16_st_incp", // XTENSA_INS_EE_VSUBS_S16_ST_INCP
  "ee_vsubs_s32", // XTENSA_INS_EE_VSUBS_S32
  "ee_vsubs_s32_ld_incp", // XTENSA_INS_EE_VSUBS_S32_LD_INCP
  "ee_vsubs_s32_st_incp", // XTENSA_INS_EE_VSUBS_S32_ST_INCP
  "ee_vsubs_s8", // XTENSA_INS_EE_VSUBS_S8
  "ee_vsubs_s8_ld_incp", // XTENSA_INS_EE_VSUBS_S8_LD_INCP
  "ee_vsubs_s8_st_incp", // XTENSA_INS_EE_VSUBS_S8_ST_INCP
  "ee_vunzip_16", // XTENSA_INS_EE_VUNZIP_16
  "ee_vunzip_32", // XTENSA_INS_EE_VUNZIP_32
  "ee_vunzip_8", // XTENSA_INS_EE_VUNZIP_8
  "ee_vzip_16", // XTENSA_INS_EE_VZIP_16
  "ee_vzip_32", // XTENSA_INS_EE_VZIP_32
  "ee_vzip_8", // XTENSA_INS_EE_VZIP_8
  "ee_wr_mask_gpio_out", // XTENSA_INS_EE_WR_MASK_GPIO_OUT
  "ee_xorq", // XTENSA_INS_EE_XORQ
  "ee_zero_accx", // XTENSA_INS_EE_ZERO_ACCX
  "ee_zero_q", // XTENSA_INS_EE_ZERO_Q
  "ee_zero_qacc", // XTENSA_INS_EE_ZERO_QACC
  "entry", // XTENSA_INS_ENTRY
  "esync", // XTENSA_INS_ESYNC
  "excw", // XTENSA_INS_EXCW
  "extui", // XTENSA_INS_EXTUI
  "extw", // XTENSA_INS_EXTW
  "float_s", // XTENSA_INS_FLOAT_S
  "floor_s", // XTENSA_INS_FLOOR_S
  "get_gpio_in", // XTENSA_INS_GET_GPIO_IN
  "ill", // XTENSA_INS_ILL
  "ill_n", // XTENSA_INS_ILL_N
  "isync", // XTENSA_INS_ISYNC
  "j", // XTENSA_INS_J
  "jx", // XTENSA_INS_JX
  "l16si", // XTENSA_INS_L16SI
  "l16ui", // XTENSA_INS_L16UI
  "l32e", // XTENSA_INS_L32E
  "l32i", // XTENSA_INS_L32I
  "l32i_n", // XTENSA_INS_L32I_N
  "l32r", // XTENSA_INS_L32R
  "l8ui", // XTENSA_INS_L8UI
  "lddec", // XTENSA_INS_LDDEC
  "ldinc", // XTENSA_INS_LDINC
  "loop", // XTENSA_INS_LOOP
  "loopgtz", // XTENSA_INS_LOOPGTZ
  "loopnez", // XTENSA_INS_LOOPNEZ
  "lsi", // XTENSA_INS_LSI
  "lsip", // XTENSA_INS_LSIP
  "lsx", // XTENSA_INS_LSX
  "lsxp", // XTENSA_INS_LSXP
  "maddn_s", // XTENSA_INS_MADDN_S
  "madd_s", // XTENSA_INS_MADD_S
  "max", // XTENSA_INS_MAX
  "maxu", // XTENSA_INS_MAXU
  "memw", // XTENSA_INS_MEMW
  "min", // XTENSA_INS_MIN
  "minu", // XTENSA_INS_MINU
  "mkdadj_s", // XTENSA_INS_MKDADJ_S
  "mksadj_s", // XTENSA_INS_MKSADJ_S
  "moveqz", // XTENSA_INS_MOVEQZ
  "moveqz_s", // XTENSA_INS_MOVEQZ_S
  "movf", // XTENSA_INS_MOVF
  "movf_s", // XTENSA_INS_MOVF_S
  "movgez", // XTENSA_INS_MOVGEZ
  "movgez_s", // XTENSA_INS_MOVGEZ_S
  "movi", // XTENSA_INS_MOVI
  "movi_n", // XTENSA_INS_MOVI_N
  "movltz", // XTENSA_INS_MOVLTZ
  "movltz_s", // XTENSA_INS_MOVLTZ_S
  "movnez", // XTENSA_INS_MOVNEZ
  "movnez_s", // XTENSA_INS_MOVNEZ_S
  "movsp", // XTENSA_INS_MOVSP
  "movt", // XTENSA_INS_MOVT
  "movt_s", // XTENSA_INS_MOVT_S
  "mov_n", // XTENSA_INS_MOV_N
  "mov_s", // XTENSA_INS_MOV_S
  "msub_s", // XTENSA_INS_MSUB_S
  "mul16s", // XTENSA_INS_MUL16S
  "mul16u", // XTENSA_INS_MUL16U
  "mula_aa_hh", // XTENSA_INS_MULA_AA_HH
  "mula_aa_hl", // XTENSA_INS_MULA_AA_HL
  "mula_aa_lh", // XTENSA_INS_MULA_AA_LH
  "mula_aa_ll", // XTENSA_INS_MULA_AA_LL
  "mula_ad_hh", // XTENSA_INS_MULA_AD_HH
  "mula_ad_hl", // XTENSA_INS_MULA_AD_HL
  "mula_ad_lh", // XTENSA_INS_MULA_AD_LH
  "mula_ad_ll", // XTENSA_INS_MULA_AD_LL
  "mula_da_hh", // XTENSA_INS_MULA_DA_HH
  "mula_da_hh_lddec", // XTENSA_INS_MULA_DA_HH_LDDEC
  "mula_da_hh_ldinc", // XTENSA_INS_MULA_DA_HH_LDINC
  "mula_da_hl", // XTENSA_INS_MULA_DA_HL
  "mula_da_hl_lddec", // XTENSA_INS_MULA_DA_HL_LDDEC
  "mula_da_hl_ldinc", // XTENSA_INS_MULA_DA_HL_LDINC
  "mula_da_lh", // XTENSA_INS_MULA_DA_LH
  "mula_da_lh_lddec", // XTENSA_INS_MULA_DA_LH_LDDEC
  "mula_da_lh_ldinc", // XTENSA_INS_MULA_DA_LH_LDINC
  "mula_da_ll", // XTENSA_INS_MULA_DA_LL
  "mula_da_ll_lddec", // XTENSA_INS_MULA_DA_LL_LDDEC
  "mula_da_ll_ldinc", // XTENSA_INS_MULA_DA_LL_LDINC
  "mula_dd_hh", // XTENSA_INS_MULA_DD_HH
  "mula_dd_hh_lddec", // XTENSA_INS_MULA_DD_HH_LDDEC
  "mula_dd_hh_ldinc", // XTENSA_INS_MULA_DD_HH_LDINC
  "mula_dd_hl", // XTENSA_INS_MULA_DD_HL
  "mula_dd_hl_lddec", // XTENSA_INS_MULA_DD_HL_LDDEC
  "mula_dd_hl_ldinc", // XTENSA_INS_MULA_DD_HL_LDINC
  "mula_dd_lh", // XTENSA_INS_MULA_DD_LH
  "mula_dd_lh_lddec", // XTENSA_INS_MULA_DD_LH_LDDEC
  "mula_dd_lh_ldinc", // XTENSA_INS_MULA_DD_LH_LDINC
  "mula_dd_ll", // XTENSA_INS_MULA_DD_LL
  "mula_dd_ll_lddec", // XTENSA_INS_MULA_DD_LL_LDDEC
  "mula_dd_ll_ldinc", // XTENSA_INS_MULA_DD_LL_LDINC
  "mull", // XTENSA_INS_MULL
  "mulsh", // XTENSA_INS_MULSH
  "muls_aa_hh", // XTENSA_INS_MULS_AA_HH
  "muls_aa_hl", // XTENSA_INS_MULS_AA_HL
  "muls_aa_lh", // XTENSA_INS_MULS_AA_LH
  "muls_aa_ll", // XTENSA_INS_MULS_AA_LL
  "muls_ad_hh", // XTENSA_INS_MULS_AD_HH
  "muls_ad_hl", // XTENSA_INS_MULS_AD_HL
  "muls_ad_lh", // XTENSA_INS_MULS_AD_LH
  "muls_ad_ll", // XTENSA_INS_MULS_AD_LL
  "muls_da_hh", // XTENSA_INS_MULS_DA_HH
  "muls_da_hl", // XTENSA_INS_MULS_DA_HL
  "muls_da_lh", // XTENSA_INS_MULS_DA_LH
  "muls_da_ll", // XTENSA_INS_MULS_DA_LL
  "muls_dd_hh", // XTENSA_INS_MULS_DD_HH
  "muls_dd_hl", // XTENSA_INS_MULS_DD_HL
  "muls_dd_lh", // XTENSA_INS_MULS_DD_LH
  "muls_dd_ll", // XTENSA_INS_MULS_DD_LL
  "muluh", // XTENSA_INS_MULUH
  "mul_aa_hh", // XTENSA_INS_MUL_AA_HH
  "mul_aa_hl", // XTENSA_INS_MUL_AA_HL
  "mul_aa_lh", // XTENSA_INS_MUL_AA_LH
  "mul_aa_ll", // XTENSA_INS_MUL_AA_LL
  "mul_ad_hh", // XTENSA_INS_MUL_AD_HH
  "mul_ad_hl", // XTENSA_INS_MUL_AD_HL
  "mul_ad_lh", // XTENSA_INS_MUL_AD_LH
  "mul_ad_ll", // XTENSA_INS_MUL_AD_LL
  "mul_da_hh", // XTENSA_INS_MUL_DA_HH
  "mul_da_hl", // XTENSA_INS_MUL_DA_HL
  "mul_da_lh", // XTENSA_INS_MUL_DA_LH
  "mul_da_ll", // XTENSA_INS_MUL_DA_LL
  "mul_dd_hh", // XTENSA_INS_MUL_DD_HH
  "mul_dd_hl", // XTENSA_INS_MUL_DD_HL
  "mul_dd_lh", // XTENSA_INS_MUL_DD_LH
  "mul_dd_ll", // XTENSA_INS_MUL_DD_LL
  "mul_s", // XTENSA_INS_MUL_S
  "neg", // XTENSA_INS_NEG
  "neg_s", // XTENSA_INS_NEG_S
  "nexp01_s", // XTENSA_INS_NEXP01_S
  "nop", // XTENSA_INS_NOP
  "nsa", // XTENSA_INS_NSA
  "nsau", // XTENSA_INS_NSAU
  "oeq_s", // XTENSA_INS_OEQ_S
  "ole_s", // XTENSA_INS_OLE_S
  "olt_s", // XTENSA_INS_OLT_S
  "or", // XTENSA_INS_OR
  "orb", // XTENSA_INS_ORB
  "orbc", // XTENSA_INS_ORBC
  "quos", // XTENSA_INS_QUOS
  "quou", // XTENSA_INS_QUOU
  "recip0_s", // XTENSA_INS_RECIP0_S
  "rems", // XTENSA_INS_REMS
  "remu", // XTENSA_INS_REMU
  "rer", // XTENSA_INS_RER
  "ret", // XTENSA_INS_RET
  "retw", // XTENSA_INS_RETW
  "retw_n", // XTENSA_INS_RETW_N
  "ret_n", // XTENSA_INS_RET_N
  "rfde", // XTENSA_INS_RFDE
  "rfe", // XTENSA_INS_RFE
  "rfi", // XTENSA_INS_RFI
  "rfr", // XTENSA_INS_RFR
  "rfwo", // XTENSA_INS_RFWO
  "rfwu", // XTENSA_INS_RFWU
  "rotw", // XTENSA_INS_ROTW
  "round_s", // XTENSA_INS_ROUND_S
  "rsil", // XTENSA_INS_RSIL
  "rsqrt0_s", // XTENSA_INS_RSQRT0_S
  "rsr", // XTENSA_INS_RSR
  "rsync", // XTENSA_INS_RSYNC
  "rur", // XTENSA_INS_RUR
  "rur_accx_0", // XTENSA_INS_RUR_ACCX_0
  "rur_accx_1", // XTENSA_INS_RUR_ACCX_1
  "rur_ae_bithead", // XTENSA_INS_RUR_AE_BITHEAD
  "rur_ae_bitptr", // XTENSA_INS_RUR_AE_BITPTR
  "rur_ae_bitsused", // XTENSA_INS_RUR_AE_BITSUSED
  "rur_ae_cbegin0", // XTENSA_INS_RUR_AE_CBEGIN0
  "rur_ae_cend0", // XTENSA_INS_RUR_AE_CEND0
  "rur_ae_cwrap", // XTENSA_INS_RUR_AE_CWRAP
  "rur_ae_cw_sd_no", // XTENSA_INS_RUR_AE_CW_SD_NO
  "rur_ae_first_ts", // XTENSA_INS_RUR_AE_FIRST_TS
  "rur_ae_nextoffset", // XTENSA_INS_RUR_AE_NEXTOFFSET
  "rur_ae_overflow", // XTENSA_INS_RUR_AE_OVERFLOW
  "rur_ae_ovf_sar", // XTENSA_INS_RUR_AE_OVF_SAR
  "rur_ae_sar", // XTENSA_INS_RUR_AE_SAR
  "rur_ae_searchdone", // XTENSA_INS_RUR_AE_SEARCHDONE
  "rur_ae_tablesize", // XTENSA_INS_RUR_AE_TABLESIZE
  "rur_ae_ts_fts_bu_bp", // XTENSA_INS_RUR_AE_TS_FTS_BU_BP
  "rur_fft_bit_width", // XTENSA_INS_RUR_FFT_BIT_WIDTH
  "rur_gpio_out", // XTENSA_INS_RUR_GPIO_OUT
  "rur_qacc_h_0", // XTENSA_INS_RUR_QACC_H_0
  "rur_qacc_h_1", // XTENSA_INS_RUR_QACC_H_1
  "rur_qacc_h_2", // XTENSA_INS_RUR_QACC_H_2
  "rur_qacc_h_3", // XTENSA_INS_RUR_QACC_H_3
  "rur_qacc_h_4", // XTENSA_INS_RUR_QACC_H_4
  "rur_qacc_l_0", // XTENSA_INS_RUR_QACC_L_0
  "rur_qacc_l_1", // XTENSA_INS_RUR_QACC_L_1
  "rur_qacc_l_2", // XTENSA_INS_RUR_QACC_L_2
  "rur_qacc_l_3", // XTENSA_INS_RUR_QACC_L_3
  "rur_qacc_l_4", // XTENSA_INS_RUR_QACC_L_4
  "rur_sar_byte", // XTENSA_INS_RUR_SAR_BYTE
  "rur_ua_state_0", // XTENSA_INS_RUR_UA_STATE_0
  "rur_ua_state_1", // XTENSA_INS_RUR_UA_STATE_1
  "rur_ua_state_2", // XTENSA_INS_RUR_UA_STATE_2
  "rur_ua_state_3", // XTENSA_INS_RUR_UA_STATE_3
  "s16i", // XTENSA_INS_S16I
  "s32c1i", // XTENSA_INS_S32C1I
  "s32e", // XTENSA_INS_S32E
  "s32i", // XTENSA_INS_S32I
  "s32i_n", // XTENSA_INS_S32I_N
  "s8i", // XTENSA_INS_S8I
  "set_bit_gpio_out", // XTENSA_INS_SET_BIT_GPIO_OUT
  "sext", // XTENSA_INS_SEXT
  "simcall", // XTENSA_INS_SIMCALL
  "sll", // XTENSA_INS_SLL
  "slli", // XTENSA_INS_SLLI
  "sqrt0_s", // XTENSA_INS_SQRT0_S
  "sra", // XTENSA_INS_SRA
  "srai", // XTENSA_INS_SRAI
  "src", // XTENSA_INS_SRC
  "srl", // XTENSA_INS_SRL
  "srli", // XTENSA_INS_SRLI
  "ssa8l", // XTENSA_INS_SSA8L
  "ssai", // XTENSA_INS_SSAI
  "ssi", // XTENSA_INS_SSI
  "ssip", // XTENSA_INS_SSIP
  "ssl", // XTENSA_INS_SSL
  "ssr", // XTENSA_INS_SSR
  "ssx", // XTENSA_INS_SSX
  "ssxp", // XTENSA_INS_SSXP
  "sub", // XTENSA_INS_SUB
  "subx2", // XTENSA_INS_SUBX2
  "subx4", // XTENSA_INS_SUBX4
  "subx8", // XTENSA_INS_SUBX8
  "sub_s", // XTENSA_INS_SUB_S
  "syscall", // XTENSA_INS_SYSCALL
  "trunc_s", // XTENSA_INS_TRUNC_S
  "ueq_s", // XTENSA_INS_UEQ_S
  "ufloat_s", // XTENSA_INS_UFLOAT_S
  "ule_s", // XTENSA_INS_ULE_S
  "ult_s", // XTENSA_INS_ULT_S
  "umul_aa_hh", // XTENSA_INS_UMUL_AA_HH
  "umul_aa_hl", // XTENSA_INS_UMUL_AA_HL
  "umul_aa_lh", // XTENSA_INS_UMUL_AA_LH
  "umul_aa_ll", // XTENSA_INS_UMUL_AA_LL
  "un_s", // XTENSA_INS_UN_S
  "utrunc_s", // XTENSA_INS_UTRUNC_S
  "waiti", // XTENSA_INS_WAITI
  "wdtlb", // XTENSA_INS_WDTLB
  "wer", // XTENSA_INS_WER
  "wfr", // XTENSA_INS_WFR
  "witlb", // XTENSA_INS_WITLB
  "wr_mask_gpio_out", // XTENSA_INS_WR_MASK_GPIO_OUT
  "wsr", // XTENSA_INS_WSR
  "wur", // XTENSA_INS_WUR
  "wur_accx_0", // XTENSA_INS_WUR_ACCX_0
  "wur_accx_1", // XTENSA_INS_WUR_ACCX_1
  "wur_ae_bithead", // XTENSA_INS_WUR_AE_BITHEAD
  "wur_ae_bitptr", // XTENSA_INS_WUR_AE_BITPTR
  "wur_ae_bitsused", // XTENSA_INS_WUR_AE_BITSUSED
  "wur_ae_cbegin0", // XTENSA_INS_WUR_AE_CBEGIN0
  "wur_ae_cend0", // XTENSA_INS_WUR_AE_CEND0
  "wur_ae_cwrap", // XTENSA_INS_WUR_AE_CWRAP
  "wur_ae_cw_sd_no", // XTENSA_INS_WUR_AE_CW_SD_NO
  "wur_ae_first_ts", // XTENSA_INS_WUR_AE_FIRST_TS
  "wur_ae_nextoffset", // XTENSA_INS_WUR_AE_NEXTOFFSET
  "wur_ae_overflow", // XTENSA_INS_WUR_AE_OVERFLOW
  "wur_ae_ovf_sar", // XTENSA_INS_WUR_AE_OVF_SAR
  "wur_ae_sar", // XTENSA_INS_WUR_AE_SAR
  "wur_ae_searchdone", // XTENSA_INS_WUR_AE_SEARCHDONE
  "wur_ae_tablesize", // XTENSA_INS_WUR_AE_TABLESIZE
  "wur_ae_ts_fts_bu_bp", // XTENSA_INS_WUR_AE_TS_FTS_BU_BP
  "wur_fcr", // XTENSA_INS_WUR_FCR
  "wur_fft_bit_width", // XTENSA_INS_WUR_FFT_BIT_WIDTH
  "wur_fsr", // XTENSA_INS_WUR_FSR
  "wur_gpio_out", // XTENSA_INS_WUR_GPIO_OUT
  "wur_qacc_h_0", // XTENSA_INS_WUR_QACC_H_0
  "wur_qacc_h_1", // XTENSA_INS_WUR_QACC_H_1
  "wur_qacc_h_2", // XTENSA_INS_WUR_QACC_H_2
  "wur_qacc_h_3", // XTENSA_INS_WUR_QACC_H_3
  "wur_qacc_h_4", // XTENSA_INS_WUR_QACC_H_4
  "wur_qacc_l_0", // XTENSA_INS_WUR_QACC_L_0
  "wur_qacc_l_1", // XTENSA_INS_WUR_QACC_L_1
  "wur_qacc_l_2", // XTENSA_INS_WUR_QACC_L_2
  "wur_qacc_l_3", // XTENSA_INS_WUR_QACC_L_3
  "wur_qacc_l_4", // XTENSA_INS_WUR_QACC_L_4
  "wur_sar_byte", // XTENSA_INS_WUR_SAR_BYTE
  "wur_ua_state_0", // XTENSA_INS_WUR_UA_STATE_0
  "wur_ua_state_1", // XTENSA_INS_WUR_UA_STATE_1
  "wur_ua_state_2", // XTENSA_INS_WUR_UA_STATE_2
  "wur_ua_state_3", // XTENSA_INS_WUR_UA_STATE_3
  "xor", // XTENSA_INS_XOR
  "xorb", // XTENSA_INS_XORB
  "xsr", // XTENSA_INS_XSR
  "_l32i", // XTENSA_INS__L32I
  "_l32i_n", // XTENSA_INS__L32I_N
  "_movi", // XTENSA_INS__MOVI
  "_s32i", // XTENSA_INS__S32I
  "_s32i_n", // XTENSA_INS__S32I_N
  "_slli", // XTENSA_INS__SLLI
  "_srli", // XTENSA_INS__SRLI
  "mv_qr", // XTENSA_INS_MV_QR